Hardware ---vivado TCL使用

最新推荐文章于 2024-04-19 21:54:35 发布

原创

最新推荐文章于 2024-04-19 21:54:35 发布 · 1.6k 阅读

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本文介绍了如何使用Vivado的TCL Shell进行FPGA设计，从准备阶段的设置环境、指定源文件，到综合、实现及下载的详细步骤。通过一系列TCL命令，包括read_verilog、synth_design、place_design、route_design等，完成设计流程，并生成相关报告。最后，讲解了如何连接硬件并下载bit流文件。

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一. 准备

1.1 在开始菜单的Xilinx工具集中找到“Vivado xxxx.x Tcl Shell”，xxxx.x代表安装的Vivado版本号。在Shell中先将当前环境指向设计源文件的目录（注意路径中斜线方向是左斜杠）：

Vivado% cd C:/Users/GodWa/Desktop/SDK_Test/gate
1.2 指定一个设计文件的输出路径，所有生成的报告、结果文件等都将存放在该路径文件夹下

Vivado% set outputDir ./gate/gate_Created_Data/top_output
1.3 生成输出路径的目标文件夹

Vivado% file mkdir $outputDir
1.4 读取设计的Verilog源文件和XDC约束文件

Vivado% read_verilog top.v
Vivado% read_xdc test.xdc

二. 综合

2.1 对设计进行综合，需要指定目标FPGA器件型号。接下来的每一步都会反馈一个结果，如果发生错误会有警告、错误提示，可以根据提示修改源文件的程序。

Vivado% synth_design -top top -part xc7a100tcsg324-1
2.2 综合后写入一个检查点。

Vivado% write_checkpoint -force