weixin_42621475的博客

本文记录了制作基于ZYNQ等含有PL端(FPGA)和PS端(ARM)的bin文件，用于烧写flash以上电自启动程序。这里将不叙述基于单一的PL端(FPGA)的bin文件制作，有需要的读者可以自行寻找。1、首先在Vivado编写完自己的PL端程序，完成“综合(Synthesis)”，“实现(Implementation)”和“生成比特流(Generate Bitstream)”之后，在vivado左上角点击File->Export->Export Hardware，在随后的界面中勾选“Incl

1、问题：使用vivado 2018.3对开发的例程进行仿真时出现问题：**ERROR [Common 17-69] Command failed. Simulation for PR Flow is not supported.**如下图所示：分析及解决：这个问题主要是PR（Partial Reconfiguration，局部重配置）流不支持仿真，其中，PR的相关知识请参考该篇文章：谈谈赛灵思的局部重配置技术。Vivado设置当前工程为PR模式的一个标志是在Flow Navigation->P

一、前言上一篇博客中介绍了使用IP核clk_wiz生成任意频率的时钟，但涉及到低频率时钟时采用分频方法有点麻烦，现采用IP核dds_compiler来获取任意频率的时钟而不需要进行分频。DDS(Direct Digital Synthesis，直接数字频率合成)一般用于产生各种频率的波形，包括正弦波、余弦波和三角波等，也可以产生任意频率的时钟，而且频率误差在10Hz以内，本篇文章讲解产生115200的时钟频率（实测频率为115207，误差为7Hz）和9600的时钟频率（实测频率为9600Hz，误差为0）。

一、前言clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，而无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一