Verilog语法

最新推荐文章于 2025-05-02 16:00:55 发布

. 水怪

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分类专栏： Verilog 文章标签：语法 Verilog

本文链接：https://blog.youkuaiyun.com/weixin_42510892/article/details/100293879

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本文详细介绍了Verilog的基本语法，包括关键字、参数定义、输入输出声明、语句、赋值方式、数据类型以及常用操作。重点讲解了阻塞赋值与非阻塞赋值的区别，以及在边沿触发和电平触发逻辑中的应用。此外，还提到了函数和任务的定义及使用，强调了在Verilog设计中避免产生锁存器逻辑的重要性。

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verilog区分大小写、关键字都是小写
基本语法
parameter关键字定义一个参数，增强模块通用性，例parameter MAX=10; x=MAX;
input\output关键字输入输出
always @(posedge/negedge clk)语句，每当clk出现上升下降沿时，就执行下面的语句块
begin\end标志一个语句块
reg类的变量用<=赋值，赋值符号左侧是寄存器，右侧是更新的值
&q语句输出q每一位相与的结果，即&q=q[1]&q[2]&q[3]&...&q[N]
assign关键字描述组合逻辑，输出只与当前输入有关->等号右侧变化，左侧也立即变化
wire类型只是一根导线，只能用来组合逻辑
input/output如果没有显示声明类型，默认为wire类型。reg类型需要显式声明
initial begin,end语句块指明初始化语句，这部分指令在系统上电后直接执行
'timescale 1ns/1ps指定测试的单位是1ns，精度是1ps
#100指令指明延时，单位由之前的代码指定
$stop指令使仿真停止
时序逻辑：