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RSS订阅原创 DDR4电路设计二：引脚介绍
输入时与写数据同时有效,输出时与读数据同时有效,与读数据时边沿对齐的,但是跳变沿位于写数据的中心。DQS_t，DQSL_t与DQSU_t分别与DQS_c, DQSL_c与DQSU_c,对应为差分信号对。在X8设备中, MR1的A11可控制此信号是DM或者TDQS, DBI为低电平时,DDR4 SDRAM会将数据进行翻转存储以及输出,反之, DBI为高电平时,则不会翻转数据。为高电平时，Address信号线正常使用。差分时钟（所有的地址、控制、命令都是通过CK_t的上升沿和CK_c的下降沿进行采样。
2025-02-20 15:43:19
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原创 DDR4设计知识点介绍一：总体介绍
总结：DDR4通过双倍数据速率、低电压、Bank Group等技术，提升了性能、降低了功耗，并增强了可靠性和扩展性，广泛应用于现代计算设备。DDR4支持更高的数据传输速率，并通过CRC（循环冗余校验）和CA（命令/地址）校验增强数据传输的可靠性。DDR4支持更高的内存密度，单颗芯片容量可达16Gb，单条内存条容量可达128GB，满足大容量需求。DDR4保持与DDR3的兼容性，并支持更高的扩展性，适用于从移动设备到服务器的多种应用场景。DDR4的工作电压降至1.2V，相比DDR3的1.5V，功耗显著降低。
2025-02-20 13:53:23
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转载 三相直流电机设计原理
②、转子每转过 60° 电角度, 定子换向一次, 定子旋转磁场在一次换向后也变化 60° 电角度, 实现同步控制。如果电机需要维持原来的运动就需要电源提供能量。电机的供电电源正极对应的就行磁线圈的S极。异极相吸的原理进行电机的旋转。③、电源正极对应是S极。①、六步换向法时序, 同一时间只有两相导通 (120° 导通), 另一相不导通 (悬空)。这类电机主要运用在需要频繁启动、停止、反转的地方。②、三相：电源的正极最近的相是S极。电源的方向决定了旋转的方向。电机转动一直变化的是三相电机的极性。
2025-02-19 22:32:49
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原创 allegro加公司logo的操作。
2、创建WORK文档，把公司的logo复制进WORK文档中。然后把图片保存为BMP模式的图片。4、通过allegro直接导入.plt文件。这样就把logo导入进去了。PS：logo尽量大一些。不然文字可能太厚了看不出是什么文字。3、通过RATA软件将bmp文件转化为.plt文件。5、导入的logo是线段模式。1、先把公司的logo截图，保存到电脑桌面。
2024-12-05 15:14:58
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原创 DCDC 外围电感的选型
确定我们所需的电感为比计算出的电感L稍大的标称电感。例如：Buck型DC-DC电路设计，其输入为电池Vinmax=4.2V，开关频率Fsw=1.2MHZ，输出电流Irate=500mA，输出电源Vout=1.2V。电感的直流阻抗，电感值越大，直流阻抗越大。根据电感的精度，计算出有一定裕量的电感值。优点： L越大，产生的纹波就越小（电感电流有储能作用，阻碍电流的变化），所需的滤波电容也越小。距离3.57uH最近的一个标称电感为4.7uH，所以DC-DC外部电感选用4.7uH电感。缺点：电感量越大，体积越大。
2024-02-23 11:11:42
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原创 PCIE设计
4、PCIE共有的引脚是： WAKE#信号、SMBUS、JTAG、热插拔信号PRSNT1#、IIC信号 SLCK SDA、时钟差分对RFCLK+ RFCLK-、复位信号PERST#。3、PCIE X1 就是1个发送差分对，1个接收差分对。不同PCIE插槽间RFCLK+ RFCLK-差分时钟的传送延时差约为2.5ns。5、PCIE插槽和PCIE设备都需要差分时钟信号。== 1，则说明与PCIe链路端设备使用同相位的参考时钟；2、PCIE差用差分信号的方式传输。1、PCIE的输出接口常用金手指。
2024-02-05 11:14:51
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原创 设转电源线、转接线设计
（8）6.3mm带锁端子转350766-1插头。（9）KSS-RF2-4端子转电源输入端子。（4）6.3mm带锁端子转molex座子。（5）3PIN molex座子转品字尾。（6）3PIN molex座子转品字尾。（7）3PINmolex转品字圆形插头。（2）航插转6.3mm带锁端子。（3）6.3带锁端子延长线。（1）三插接头转航插座子。
2024-02-05 09:55:46
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原创 三极管实际电路设计
同时增大R1为200K。增大R2和R1直接的压差让G点电压更高。（因为MOS打开需要压差，把SG端压差减小到规定以下就可以关闭）解决方法： 把R2减小为200欧、或者330欧姆。导致MOS管高低电平都无法关闭。Q2正常我们是用NPN三极管。上图电路有个致命缺陷。
2024-01-27 11:04:11
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原创 纯干货！！！正交调制与解调原理
在我们IVUS系统中，声波发射的不是单个脉冲，而是发送好几个脉冲信号，在经过人体不同物质返回回声时，因为多个脉冲信号，返回的信号是如下图所示。该信号需要经过正交解调后得到该信号的包络（如图红线部分），从而分辨出该物质密度和体积等信息。上面调制过程中有IQ两个分量，在IVUS系统中将其中一个分量设为0即可对应上面的原理。决定的是调制后信号振动的频率（通俗讲就是上下摆动的密度）（此时频谱分析发现，频率分量变化了，当。的值较大时，信号频率变成高频，可知。的频率分量，则只剩下。的频率分量，则只剩下。
2023-12-15 09:45:24
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原创 换能器信号工作原理
一、ANB板子发送一个周期，频率为40M和60M的 ±78V的激励脉冲信号。导致得到信号不规则，所以需要做增益补偿进行还原。3、增益放大（因为能量是衰减的，所以需要补偿）主要是补偿远场的衰减。①由于采用的是纵向分辨率。A+Bi B/A=tan θ 考虑到相位的时候需要用差分。6、形成一帧一帧的图像。512帧为一个完整的图像。二、当信号给到换能器后，会产生一个发射信号。5、取苞络：以差分对的形式。是吸收谱+载波频率信号的叠加。得到的的波形是不规格的波形。①返回的信号是叠加的，
2023-12-14 15:09:57
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原创 LVDS硬件设计
5、LVDS的时钟一般为20MHz~85MHz。如果高于85MHz，例如1080@60就需要输出像素按照顺序分为。7、数据信号 === RGB信号+数据选通信号DE + 行HS + 场VS同步信号。的RGB信号（3*8 +3 =27bit）。高于8Bits 就需要两个channel。3、一对差分线有8位，但是最多传输7 bit 的数据。两个channel传输。1080@120则需要4 channel。信号传输差分线，最多传输 4*7=28bit数据。4、一个LVDS通道只能传输。
2023-12-12 17:03:55
1210
原创 FPGA主芯片选型
30K 至 325K 逻辑单元的器件，多达 500 个用户IO，LUT6结构，先进 28nm 铜 CMOS 工艺，最大频率500MHz，硬件乘法器，LVDS 接口高达 1.6 Gbps，嵌入式硬核ARM、ADC、DDR2/3控制器。软件方面，需要考虑开发工具的兼容性，比如FPGA开发、调试、下载工具，MCU开发工具，IP核和RTL级代码、原语的兼容性等等，是否需要在原来的开发环境基础上安装额外的补丁包来适配。① 芯片IP核的丰富性，如果提供足够多的IP核，覆盖我们的设计，当然是最好的。
2023-12-06 14:24:02
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原创 ALLEGRO拼板的问题。
****注意： 如果你的板子是20mm。我们刚刚模块起点设置为了（0.0）****2、如果要在allegro中拼板，就拼个外框Outline，然后让板厂的人帮你拼。7、返回Placementlist，选择如下图所示的选项，在对应的复制模块上打√。*****你只需吧起点设置为（-20.0）或者（20.0）即可。1、先点击Tools------Create Moudule。4、弹出这个界面后，保存模块复制单元，名字可以根据实际去取。5、点击Place----Manually。
2023-11-04 16:18:30
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原创 LVDS、LVPECL、CML三种高速逻辑电平的比较
LVPECL最大，因为这两个信号摆幅较大，且工作在非饱和态，所以功耗很大，②LVDS输入差分对摆幅Vid较小，仅为100mV，所以LVDS噪声容限较小，无法支持极高的速率。③CML和LVPECL的Vid摆幅相对较大，使得噪声容限大。（4）工作速率方面： ①由于CML和LVPECL内部的三极管工作在非饱和态，所以逻辑电平的翻转速率高，能支持极高的传输速率。三种电平中，仅LVDS有国际标准，CML和LVPECL的参数都需要从手册去了解。LVDS、LVPECL和CML都是高速设计常用的逻辑电平，各具特色。
2023-10-26 19:09:44
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原创 高速电路设计----第三章（3）LVPECL、CML逻辑电平详解
LVPECL是ECL电平的正电源、低电压版本。ECL电平是指发射极耦合逻辑（Emitter Coupled Logic）,与TTL相同，ECL的主体结构由三极管组成，不同的是 ECL内部的三极管工作在非饱和状态（即截止或者放大状态），符合高速信号逻辑状态迅速变化的要求。从这点上来说，ECL速率的提升是以功耗的增大为代价的。ECL是负电源，电路设计很不方便，而LVPECL是正电压、低电压。设计方便。被广泛使用。二、LVPECL设计。
2023-10-26 18:52:50
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原创 高速电路设计----第三章（2）LVDS信号详解
最高速度为3.125Gbps，一般应用于点到点的场合。举例子：用于并行高速总线SPI4.2的I/O接口电平。1、驱动器驱动电流为 3.5mA。2、终端通过在差分线两端接100Ω电阻形成350mV的电压摆幅。3、正向流动，产生逻辑电平1。反向流动，产生逻辑电平0。4、摆幅小，功耗低，功耗为 3.5mA*350mV=1.2mW。不随着频率升高而增大功耗。5、高速逻辑电平中，LVDS是功耗最低的。
2023-10-23 19:07:35
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原创 高速电路设计----第三章
要满足在线热插拔需要要求接口支持 Ioff、PU3S、BIAS Vcc特性。1、Ioff如果芯片支持Ioff，则会在芯片手册中有相关描述。没有描述则表示不支持。2、PU3S原理就是通过R1、R2构成分压。如果VCC缓慢上升的话。节点1 的电压也是缓慢上升的。这个过程PU3S呈现高阻态。上升到节点1为高电平时才会导通，此时VCC的电压比节点1更高。能有效避免器件损坏。3、BIAS VccIoff和PU3S都是实现对接口器件的硬件保护。并不能保护接口总线上正在传输的数据。
2023-10-17 13:52:22
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原创 高速电路设计笔记----第二章
当线圈中通了电流，线圈就会产生磁场，电流变化时，线圈就会感应出电动势，从而产生与电路电流相反的方向的感应电流，阻碍电路电流的变化。去耦电容有两个作用：第一，为了保证期间稳定工作而给芯片的电源提供电流补充，因为在高速运行的器件上，会不断的产生快速变化的电荷需求。②在电源或者信号回路中，Q值越大，信号就越陡峭。3、（高频）高速电路中，信号不断的在0和1之间切换，器件的电流方向不断的在输出和输入直接切换，会产生大量的噪声。4、①在储能电路中，不宜串接电阻，储能电路的Q值越大，说明损耗越小，滤除噪声的能力越强。
2023-09-11 19:39:06
1090
原创 高速电路设计笔记----第一章
②对电源电路、逻辑设计、时钟、复位电路等功能模块进行测试和调试。例如：功耗、速度、带宽、处理的延时时间，数据包转发的能力等。① 在芯片的电源输入端放置一个0.1uF或者1uF的电容可以获得干净的电源。对电源电路、逻辑设计、时钟、复位电路、高速信号走线阻抗匹配等功能模块进行测试和调试。2、概要设计：对需求进行各方向的任务分解。⑤电源电路的详细框图：（需注明各路电源的产生方式，电压、电流等）调试的步骤： ① 对电源进行检查、看是否存在短路现象。2、明确需求后需要对CPU进行选型、电源的选型、退耦电容选型。
2023-09-07 14:01:59
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转载 TVS和ESD区别
在这种情况下我们需要考虑USB switch和Battery Charger能承受的最大电压冲击，我们假设battery charger在TLP脉冲20伏时会发生故障，USB switch在TLP16脉冲16伏时会发生故障，这意味着为了保护battery charger顺利通过8000伏的IEC ESD冲击，ESD二极管必须在16安 TLP有小于20伏的钳位电压。电容对于数据/信号频率越高的回路，二极管的电容对电路的干扰越大，形成噪声或衰减信号强度，因此需要根据回路的特性来决定所选器件的电容范围。
2023-09-04 15:04:58
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原创 电感和磁珠的区别
4、磁珠是用来吸收超高频信号，例如：RF电路，PLL，振荡电路，含超高频存储器电路都需要再电源输入部分加磁珠。5、电感一般用于电路的匹配和信号质量的控制上，一般地的连接和电源的连接。2、电感多用于电源端的LC滤波。磁珠多用于信号回路，用于EMC对策。在模拟地和数字地结合的地方用磁珠。对信号线也采用磁珠。1、电感是储能元件，磁珠是能量转换元件（耗能元件）电感的滤波原理： 电能转换为磁能，再转换为电能。电感应该是用于做阻抗匹配和电源端以及中低频滤波。磁珠的磁是封闭的，电感的是开放的。磁珠是将电能转换为热能。
2023-09-04 14:26:43
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转载 EMC设计攻略（1）接口电路设计
DW05-4R3P-S工作电压 5V，最小击穿电压6V，DFN-10L封装，典型结电容仅为0.2pF，确保信号完整性，满足IEC 61000-4-2 (ESD) ±20kV（空气）和±15kV（接触）。L1为共模电感，共模电感能够对衰减共模干扰，对单板内部的干扰以及外部的干扰都能抑制，能提高产品的抗干扰能力，同时也能减小通过429信号线对外的辐射，共模电感阻抗选择范围为120Ω/100MHz ~2200Ω/100MHz，典型值选取1000Ω/100MHz；具体设计中，共模电感一般用磁珠代替；
2023-09-04 13:34:06
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原创 USB与蓝牙通信原理图设计
蓝牙模块设计： USB2.0 ----ESD保护芯片---- USB转串口芯片（CP2104-F03-GMR）--------- PTR5618蓝牙模块 ---------- PTR5618的GPIO0\GPIO1作为IIC与EEPROM芯片通信 （AT24CS04-STUM-T）二、主芯片供电：USB2.0的5V转3.3V。需要加ESD保护芯片和磁珠。磁珠的作用是一直EMI干扰。
2023-08-29 16:12:12
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原创 FPC软板layout如何铺铜
2、再选择要铺铜的层，并把 Create dynamic shape 给√上。当我们在画FPC软板的时间经常会出现要给圆弧铺铜的情况。1、首先点Edit ------ Z-copy。我们应该如何精准的给圆弧进行铺铜操作呢。，一定是形成闭合回路的区域，
2023-07-20 16:51:05
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原创 网口硬件原理及设计
PHY（Physical layer物理层）s IEEE802.3中定义的一个标准模块，STA（Station Management Entity,管理实体，一般为MAC或CPU） 通过MIIM（MII Manage interface）对PHY的行为、状态进行管理和控制，当物理层接收到载波信号后，CRS_DV会变的有效，将数据发送给RXD，当载波信号消失后，CRS_DV会变的无效。7个发送接口： 时钟（PHY ---- > MAC）、发送错误检测、使能、四个信号传输位 MAC --- PHY。
2023-07-20 16:34:44
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原创 网线、公母接口定义
568A和568B的区别是 网线的线序不同。DCE：数据通讯设备 如MODEM。DTE: 数据终端设备 如计算机。DTE是针头，DCE是孔头。2、T568A和T568B。
2023-07-18 14:54:31
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原创 EMMC工作原理
2、控制信号 Data Strobe: DS是由EMMC向主控端传输，频率和CLK信号相同，用于同步Device端输出的数据，在HS400模式下使用，在主控端实现数据同步功能。集诚在BGA封装中。则断开1-3的内部上拉，如果用户选择的是8根，同理会断开DAT1-7的上拉。-------工作在应对快速命令的推挽模式。6、电源信号： VCC 是EMMC的Core电源 VCCQ是IO电源。3、CMD: 命令交互信号，用于传输控制命令或者回应主机。4、数据信号：DAT[7:0]：双向接口，数据收发。
2023-07-17 20:49:40
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原创 信号完整性问题分类
传输线上的电阻、分布式的电容、电感、线宽、铜箔厚度等，分析的时候要考虑某个瞬态，考虑信号传输时的延时和畸变，动态的去看信号的传输。三、电源和地分配中的轨道塌陷：电信号返回其源极 电源和地网络中的器件之间的耦合干扰。当传输过程中，阻抗发生变化，信号就会产生发射， 这个反射信号可能有可能是近端反射，也有可能是远端反射。如果信号感受到阻抗变小，就会产生负反射，反射的电压为负电压，使得信号产生下冲。信号反射的直接原因是：传输线上的阻抗不连续。一、单一网络的信号完整性问题：阻抗不连续、信号反射、振铃、过冲。
2023-07-17 15:47:24
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原创 信号完整性SI-PI
SI设计的主要难点在于需要综合信号的幅度、噪声、边沿、延时等影响信号质量的多种因素，并且这种因素常常相互依赖、互相影响，交叉在一起。1.1、信号过冲 （欠阻尼状态，可并联一个合适的电容）：过冲会造成强烈的电磁干扰，另一方面会损伤后面的电路的输入及，甚至失效。信号完整性SI：是指电路系统中信号的质量，如果在要求的时间内，信号能不失真的从源端传输到接收端。优点：提供较慢的上升时间，减少反系量，产生更小的EMI，从而降低过冲，增加信号质量。导线之间的间距过小， 就会产生串扰，间距越小、串扰越大。
2023-07-12 19:26:04
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原创 STM32选型参数
2、内核：Cortex-M0/-M0+、Cortex-M3、Cortex-M4，以及Cortex-M7。4、外设数量：USART、SPI、I2C的数量;3、类型： 低功耗型、主流型、高性能型。1、 32位的微控制器。
2023-06-09 13:59:56
1735
原创 DAC选型
需要大量的电阻和开关才能实现高分辨率，做到高精度成本太高，且电阻器难以校准，导致线性度不高。（array）,其设计用于输送出满刻度输出电流，典型值为20mA。MDAC 拥有较快的建立时间（小于 0.3 µsec），以及大于 10 MHz 的乘法带宽。分辨率越高 需要的电阻器也越多 ,转换单位为2的N次方，16位的DAC需要65536个电阻器。优点：乘法型R-2R 元器件较少，线性度更高。采用模拟开关加电阻串的方式对参考输入电压进行分压，再通过运放缓冲分压结果输出。每个电阻器的精确度，决定了DAC的线性度。
2023-06-09 13:59:25
3179
原创 MOS管隔离
防止前一极的电流漏到后面的电路中，对电路系统的上电时序，处理器或逻辑器件的工作造成误判。作用：实现电路的单向导通，几乎不产生压降。防止前后期信号干扰。MOS可用于电源隔离。光耦一般用于数字信号隔离。MOS、光耦、继电器都起隔离作用。
2023-06-09 10:02:04
2052
原创 数字信号的芯片降噪
注意：由于电路工作频率比较高 ESR ESL比较高的电容、磁珠，起不到改善辐射的作用。1、电源存在阻抗，电路就会产生寄生电感，当负载发生变化时，会产生电噪声。5、芯片的地不是绝对的0V，任何的导线都会有阻抗/感抗。在PCB中，电路的地面积越大，电阻越小，所以增加地的面积，减小地阻抗。存在电流环路，也就是闭合的电路，产生一个感生电动势，产生感生电流。改善措施： 1、减小电流环路面积， 2、加磁环 3减小di/dt。环路越大，电磁波辐射越大。4、数字芯片通信或者工作，输出的是脉冲电流、脉冲电压，
2023-06-02 13:45:13
263
原创 电源隔离医疗标准GB-4943及高压模块隔离电源选型
隔离电源去除隔离电路之间的接地环路，可切断共模和浪涌等干扰信号的传播途径。有效降低电势差和导线耦合干扰的影响，能提高共模干扰抑制性能和抗干扰能力。一种是 变压器隔离+光耦光电隔离组合实现初级侧与次级侧之间的电气隔离。这种方式的电路简单，成熟普遍，较容易实现，能实现高输出电压精度、线性调整率和负载调整率性能。电源的隔离耐压在GB-4943国标中 又叫抗电强度，这个GB-4943标准就是我们常说的信息类设备的安全标准。隔离电源输入与输出隔离分开，在电源出现异常时，起到后级负载设备和系统的保护作用。
2023-06-02 13:38:36
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