FPGA假期学习第一天总结1

最新推荐文章于 2024-10-06 00:00:54 发布
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本文深入探讨了Verilog HDL中的assign赋值语句，解释其如何定义wire型信号，实现不间断的数据赋值。同时，文章对比了assign与always块下reg型信号的区别，阐述了它们在module中的并行执行特性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

assign赋值语句
assign赋值语句定义的信号类型为wire型，always块下的信号定义为reg型。
assign相当于连线，一般是将一个变量的值不间断的赋值给另一个变量，就如同直接连在一起一样，不间断赋值。
verilog module中的并行理解
initial always assign 都是并行执行的没有顺序先后
只有连续赋值语句assign和实例引用可以独立于过程块存在与module功能定义部分
always中就不可以使用他们
1’b0 1位宽2进制0

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写给学习FPGA的新手！
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FPGA 我建议直接看FPGA厂家的手册，仔细看User Manual，把细节读懂。新手建议用Spartan-6吧。 这里有详细的资料 http://www.union-rnd.com/spartan-6-fpga-documents-文档下载/
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