Vivado18.3-Zynq PL的开发流程 学习笔记

最新推荐文章于 2024-10-11 10:21:24 发布
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分类专栏： FPGA Vivado ZYNQ 文章标签： Vivado Zynq FPGA
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本文详细介绍了使用Vivado18.3进行Zynq PL开发的全过程，包括创建工程、设计输入、分析、约束输入、综合、实现和生成Bit流。通过手动分配管脚和创建约束文件，最终成功下载Bit流到设备。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

本文内容学习自正点原子ZYNQ领航者FPGA视频-P6

1.打开软件

安装完成Vivado18.3 SE之后桌面会有4个快捷方式(DE没有System  Generator)

Vivado 2018.3：这就是最常用的。也是对PS和PL端开发的主要工具。

Vivado HLS 2018.3：这是HLS（High Level Synthesis）工具，可以实现直接使用 C，C++ 以及 System C 语言对Xilinx的FPGA器件进行编程。用户无需手动创建 RTL，通过高层次综合生成HDL级的IP核，从而加速IP创建。

System Generator：System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，开发DSP用的。

DocNav：Documentation Navigator就是文档导航器，查询官方文档用的。也可以直接在Xinlinx官网找文档。

2.创建工程

2.1 打开软件之后点击Creat Project 创建一个新的工程。

2.2工程向导

这里点击Next即可。

2.3设置工程名和路径

选择Create project subdirectory 会自动创建一个和工程名一致的子目录。

点击Next。

 2.3选择工程类型

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PL部分 一、新建工程： 现开发板型号为xc7z100ffg900-2 选择芯片（选择芯片7100的话，就输入xc7z100 后面的-1和-2是速度等级），更改项目名为system。 Create Block Design（创建模块化的设计）——>设置设计名称为system。 这时会出现design窗口和source窗口、画布窗口，source中出现.bd后缀的文件system.bd，这个就是我们创建的block design(bd缩写)。 在画布点击“＋”，选择查找...
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打开vivado工程文件（我这边打开的是之前已经烧录的），打开后：点击Create block design，设置一个名字，然后ok，会弹出一个diagram的图窗，点击➕（图示两种方法都可以）把顶层模块设置为top（有些已经直接是top，就不用再点，我这里就直接是top），之后需要打开生成的.v文件，把自己的工程文件例化在最后。在固化完成后，把插销插到QSPI模式，上电，（不用插电脑），如果能在示波器（看个人情况）上看到预期结果，就说明固化成功了！第三步，选择开发板对应的ddr（根据开发板的用户手册选）
下载vivado 2018.3软件，以及配置用vsvode外部编译器编写Verilog
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2.打开vivado--create project--命名project，选择文件路径（建议选择纯英文路径，不然后面步骤中可能会出现问题）---search：xc7a35tcpg236-1---finish----空的项目创建完成；问题一：vsode出现卡顿的现象，此时可以在vscode页面选择：文件--首选项--设置--搜索search：follow symlinks，取消该选项的选择（注意建议关闭vivado在vscode内以及打开的项目之后再进行）打开vivado--tool--settings。
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