MMU关闭时Cache的缓存策略是怎样的

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分类专栏： ARMv8/ARMv9架构从入门到精通 ARM-TEE-Android 文章标签： cache 缓存 MMU TLB armv9
于 2022-03-13 16:45:22 首次发布
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本文链接：https://blog.youkuaiyun.com/weixin_42135087/article/details/123461902
当MMU被关闭时，数据访问被视为Device-nGnRnE类型，而指令访问则根据HCR寄存器的值来确定缓存策略。若HCR.TGE为1，则指令访问被认为是Non-cacheable、Outer Shareable；若HCR.TGE为0，则Cacheable，采用Inner Write-Through, Read-Allocate, No Write-Allocate，并且Outer也是Write-Through, Read-Allocate, No Write-Allocate，同时保持Outer Shareable属性。" 89324243,6424872,特征金字塔网络-FPN在对象检测中的应用,"['深度学习', '目标检测', '卷积神经网络', '特征提取', '图像处理']

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MMU关闭时Cache的缓存策略是如何工作的（嵌入式）
WangWEel的博客
08-31 304
当MMU关闭时，Cache的缓存策略需要进行适当的调整以避免错误的数据访问和冲突。在正常情况下，MMU启用时，Cache会根据缓存策略（如直接映射、组相联等）进行数据的缓存和替换操作。然而，当MMU关闭时，Cache的缓存策略需要进行适当的调整，以避免错误的数据访问和冲突。Cache是位于CPU和主存之间的高速缓存，用于暂存主存中的数据和指令，以减少CPU访问主存的延迟。关闭MMU时，由于无法进行地址转换，Cache只能通过强制读取的方式将缓存行加载到Cache中。二、关闭MMU时的Cache缓存策略。
知识点17：关闭MMU时，cache的缓存策略是怎样的？
baron-周贺贺-代码改变世界ctw
10-05 399
在学习MMU章节时，我们发现在页表的entry中，BIT[4:2]指向了MAIR寄存器，该寄存器描述了内存属性，其实就是cache的缓存策略属性（inner\outer\shareable\cacheable）。也就是页表中的每一个entry都指向了一个这样的Attr。那么我如果把MMU disable了呢？就没有页表的事了，那么此时缓存的策略是怎样的呢？👉👉👉 个人博客笔记导读目录(全部) 👈👈👈。
13-MMU和Cache
weixin_45519751的博客
06-25 1225
声明： 本文是本人在韦东山笔记的基础上加了一些注释，方便理解。原文地址： http://wiki.100ask.org/%E7%AC%AC021%E8%AF%BE_MMU%E5%92%8CCache 第001节_Cache原理简述 我们很少会使用MMU或ICache。 cache简介（百科）： Cache存储器，电脑中为高速缓冲存储器，是位于CPU和主存储器DRAM（Dynamic Random Access Memory）之间，规模较小，但速度很高的存储器，通常由SRAM（Static Random Ac
关闭mmu和cache
一棵小草的空间
08-25 5916
介绍了mmu和cache，以及在bootloader中如何关闭它们
(6)uboot详解——关闭缓存和mmu
奔跑的路
01-01 6534
uboot详解——关闭缓存和mmu 当设置完时钟分频以后，uboot就会执行cpu_init_crit汇编函数，这个函数的主要作用就是关闭缓存和mmu，然后调用lowlevel_init函数进行系统总线的初始化。 为什么启动的时候，需要关闭缓存和mmu呢？我们先了解一下他们的作用。 缓存是主存(内存)和CPU通用寄存器之间设置的一个高速的、容量相对较小的存储器，把正在执行的指令地址附近的
二十七.关闭MMU
lzjsqn的专栏
12-08 1055
1.计算机存储体系 越往上，越快越贵容量越小 越往下容量越大越慢 2.cache有无对比 没有cache的时候，cpu直接和主存储器进行数据传输，很慢。 有了cache以后，现在cache查找有无cpu需要的数据，有的话直接使用，没有再到主存储器去寻找，找到以后，把数据存到cache里面，以便下次再用到该数据会快很多，cache是比主存储器快很多但是容量小，分为指
Cache的50问，您能回答上几个
01-19
1、MMU关闭时cache的缓存策略是怎样的？ 2、阐述一下mmu和cache有哪些关系，有哪些依赖 3、以下术语分别是什么含义：read allocation、write allocation、no-allocation、write-back、 write-through、transient和...
【ARM Cache 与 MMU 系列文章 6.3 – Cache Tag 与物理地址是什么关系？】
CodingCos的博客
04-29 1479
的，也就是当有一个虚拟地址送进来，MMU在开始进行地址翻译的时候，Virtual Index就可以去L1 cache中查询了，MMU查询和L1 cache的index查询是同时进行的。为了搜索一个cache，来自 CPU 的地址经hash处理生成一个索引（index），这个index指向cache中的一个或者多个位置，比如。缓存行的大小是由实现定义的（implementation defined），但由于互连（interconnect）的原因，所有核心（Cores）应该具有相同的缓存行大小。
【嵌入式开发】 ARM 关闭 MMU ( 存储体系 | I/D-Cache | MMU | CP15 寄存器 | C1 控制寄存器 | C7 寄存器 | 关闭 MMU )
让 学习 成为一种 习惯 ( 韩曙亮 の 技术博客 )
06-03 3356
N. 标题n n. 标题n (n) 标题n N. 标题n n. 标题n (n) 标题n ARM 存储 体系 简介 : 1.处理器内部寄存器 : ( 1 ) 优点 : ( 2 ) 缺点 : ( 3 ) 处理器寄存器 : 下图是 ARM 处理器的所有寄存器 表格 ; 2.TCM 存储器 : 3.辅助存储器 : ...
系统初始化，关闭MMU、CACHE
行者
03-14 1555
MMU、ICache、DCache的打开和关闭都是由CP15协处理器的c1寄存器控制的。实际上在复位之后这三者都是自动关闭的，所以省略了关闭它们的代码。     如下：all bits in CP15 register 1 are set to 0 on reset.  refer 《ARM architecture reference manual》P B3-12
MMU与CACHE详解
02-20
本文介绍了MMU的概念及相关原理，并引出了MMU与CACHE的区别和对比，深入剖析了二者的不同点。适合那些对MMU于CACHE不太了解的同学
ARM关闭MMU相关资源
06-03
博客地址 : https://blog.youkuaiyun.com/shulianghan/article/details/80307136 包含以下内容 : 1. 关闭MMU的 汇编源码 链接器脚本 Makefile 文件 2. 汇编语言参考手册 : arm汇编手册（中文版）.chm 3. ARM 架构参考手册 : ARM Architecture Reference Manual.pdf 4. 开发板芯片手册 : S3C6410X.pdf 5.ARM11 的 ARM核手册 : Arm1176jzfs.pdf
【Tiny4412】设置Uboot提示符和关闭MMU
C/C++软件工程师、嵌入式软件工程师、物联网研发工程师、C/C++讲师、物联网讲师、嵌入式讲师、鸿蒙讲师---欢迎大家一起交流(私信添加博主微信)
06-04 934
00. 目录 文章目录00. 目录01. 设置Uboot的提示符02. 关闭MMU04. 附录 01. 设置Uboot的提示符 Uboot的默认提示信息是TINY4412 #。现在修改提示符为DengJin，具体方法如下： # 修改115行内容 [root@itcast uboot_tiny4412-master]# vim include/configs/tiny4412.h +115 //修改板子的名字 #define CONFIG_BOARD_NAME "UPLOOKING4412" //修改2
[中级教程]如何关闭MMU以及I-Cache和D-Cache?
开发者
09-18 5229
浅谈 关闭mmu和Cache的原因
ccache禁用cache方法
weixin_51615713的博客
03-02 3098
ccache禁用cache方法目的策略关闭cache测试 目的 在某些项目扫描，存在ccache，缓存了问题，导致在解析编译指令时出错，无法正常输出结果，报错（No .i/.ii files generated）。 策略 策略一：配置cmake文件，不启用ccache，这个需要对整个工程熟悉 a、必须要有其他可选编译工具 策略二：卸载ccache，无法匹配到ccache；存在隐患： a、无其他编译器，导致无法编译 b、makefile未写备用方案，导致无法编译 策略三：关闭cache 本文的重点
26.核心初始化之关闭MMU和cache
ashe9657的博客
02-14 303
26.核心初始化之关闭MMU和cache 下面看看ARM存储体系： 可以看到速度最快的是处理器和内部寄存器，他们的数量很少，价格很昂贵。接着是TCM紧耦合存储器：cache和main memory。速度最慢的是外部存储介质：Flash和SD卡等。 CACHE： 上面是两种访存的两种机制，一种是处理器直接访问主存，另一种是处理器-cache-主存。第一种中，处理器的速度相...
计算机体系结构——虚拟存储（一）
shiwq1127的博客
06-05 1402
计算机体系结构，存储管理，虚拟存储、VA、PA、MMU、TLB
ARM64内存属性及MAIR配置
suifengershi2000的博客
02-07 6611
内存属性分为2类： Normal型：sram或者dram那样的内存空间，一般都是过cache的（当然也可不过cache，如外设访问的地址空间，标记为NC） device型：设备寄存器那样的io空间，都不会过cache。Device属性的内存空间还有下面三种子属性，都有打开和关闭的定义。 G（gather：对多个memory的访问可以合并） nG与之相反 R（Reordering：对内存访问指令进行重排） nR与之相反 E（Early Write Acknowledgement hint：写操作的a
与安全核（HSM）通信使用的共享内存必须使用nocache方式访问 依赖什么条件
最新发布
06-18
<think>嗯，用户的问题很专业，聚焦在HSM通信中共享内存nocache访问的条件。这属于硬件安全模块与主机系统间的高性能安全通信场景，用户可能是嵌入式安全系统开发者或密码学工程师。从技术深度看，用户明确提到了三个关键技术点：HSM通信、共享内存机制、nocache访问模式。需要系统性地梳理这三者的交互关系。首先回忆HSM的基础特性——作为物理安全的密码处理器，它要求数据完整性，而共享内存nocache访问正是为了规避CPU缓存带来的数据不一致风险。用户可能遇到的实际痛点是：在实现HSM与主机高速数据交换时，发现直接内存访问存在延迟或数据错误，推测是缓存一致性机制导致的。这需要从硬件架构层面分析，比如现代CPU的cachecoherence协议（如MESI）如何干扰HSM的DMA操作。参考计算机体系结构知识，nocache访问的核心条件其实隐含在内存管理单元（MMU）的设置中。具体包括：1）内存区域必须映射为uncacheable属性，这通常通过页表项的PAT/PCD标志位实现2）共享内存的物理地址需要HSM和主机共同认可3）内存对齐要求（如64字节边界）避免跨缓存行访问4）内存屏障指令的使用时机用户没有提及具体架构，但补充说明中引用了CXL/PCIe相关论文，暗示可能涉及新型互连技术。因此需要强调PCIeP2PDMA场景下的特殊要求，比如ATS（AddressTranslationServices）启用时可能破坏nocache语义。安全方面容易被忽视的是：nocache内存虽然避免了缓存侧信道攻击，但未加密的共享内存仍可能被物理探测。所以条件中必须包含内存加密要求，这点在引用[2]提到的密钥存储风险中有呼应。最后考虑用户可能的后续需求：ta可能正在调试HSM驱动，所以补充了调试建议（如检查ACPI表）。同时为深入研究者准备了延伸问题，涉及缓存一致性协议的具体影响——这类细节在开发文档中往往语焉不详。</think>在与HSM（硬件安全模块）通信时，通过共享内存实现`nocache`访问需满足以下关键条件： --- ### **一、硬件与架构依赖** 1. **物理地址固定** - HSM需直接访问物理内存地址，因此共享内存区域必须使用**物理连续内存**（如通过`kmalloc`或专用DMA分配器分配），避免虚拟地址转换干扰[^1]。 - 内存区域需通过`ioremap_nocache()`或类似API映射，标记为**非缓存（Uncacheable）**，确保CPU不缓存该区域数据。 2. **内存对齐与粒度** - 共享内存需按**缓存行大小对齐**（通常64字节），防止跨缓存行访问导致数据不一致。 - 访问粒度需匹配HSM操作单元（如128位AES块操作需16字节对齐）。 --- ### **二、软件层配置** 1. **内存属性设置** - 在页表中配置内存区域为`Uncacheable`（UC）或**Write-Combining（WC）** 属性： ```c // Linux内核示例：设置nocache映射 void *hsm_mem = ioremap_nocache(phys_addr, size); ``` - 禁用预取：通过CPU控制寄存器（如`MSR`）关闭内存区域的预取机制。 2. **缓存一致性管理** - **显式刷新缓存**：在HSM访问前，调用`clflush`或`clflushopt`指令刷新区缓存行： ```c for (addr = start; addr < end; addr += cache_line_size) clflush(addr); ``` - **内存屏障**：使用`mfence`/`sfence`指令确保读写顺序，防止CPU乱序执行导致数据错误。 --- ### **三、HSM接口协议** 1. **同步机制** - 需实现**硬件信号量**（如内存中的状态标志位），通过原子操作（如`xchg`）同步HSM与主机状态。 - 中断通知：HSM操作完成后触发中断通知主机，避免轮询开销。 2. **安全隔离** - 内存区域需配置为**仅限HSM访问**（如通过IOMMU/SMMU的访问控制列表）。 - 启用**内存加密**（如Intel SGX/TDX），防止物理窃听（引用[2]提到的密钥保护场景）。 --- ### **四、性能优化** 1. **批处理操作** - 合并多次小操作（如日志写入）为单次大块传输，减少HSM交互次数（引用[1]的日志结构优化思路）。 2. **零拷贝传输** - 主机直接操作HSM映射的内存，避免`memcpy`开销（需确保内存生命周期安全）。 --- ### **五、调试与验证** 1. **缓存一致性检查** - 使用硬件性能计数器（如`perf`）监测缓存未命中率，验证`nocache`生效。 - 对比启用/禁用缓存时的HSM操作延迟。 2. **错误注入测试** - 模拟缓存污染场景，验证HSM能否正确恢复数据。 --- ### **典型问题场景与解决方案** | **问题** | **原因** | **解决措施** | |-------------------------|--------------------------|----------------------------------| | HSM读取过期数据 | CPU缓存未刷新 | 调用`clflush`后触发HSM操作 | | 写入丢失 | Write-Buffer延迟 | 写入后执行`sfence`+中断等待 | | 内存访问权限错误 | IOMMU未配置HSM访问权限 | 更新IOMMU映射策略 | ---
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