FPGA杂记1

1.setup指触发器的时钟信号上升沿到来前，数据稳定不变时间。holdup指触发器上升沿到来后数据稳定不变的时间。

2.组合逻辑中门的输入信号经过不同延时，到达时间不同成为竞争，产生毛刺叫做冒险。可以通过外部加电容，使用选通信号或添加布尔式消去项等去掉。
静态冒险：输入信号变化前后，输出的稳态值一样，但在输入信号变化时，输出信号产生了毛刺。在组合逻辑电路中，由于产生冒险的原因不同又分为功能冒险和逻辑冒险。
动态冒险：输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，即输入变化输出应变化的情况下，输出在变化的过程中产生了短暂的错误输出的现象。
产生原因：
组合逻辑电路中，产生竞争冒险的主要原因是时延。
时序逻辑电路中，产生竞争冒险的原因主要有两个方面：1，组合逻辑电路部分可能发生的竞争冒险现象。2，存储电路工作过程中发生的竞争冒险。同步时序电路不存在竞争现象。异步时序电路中，当输入信号和时钟信号同时改变是，而且是通过不同路径到达同意触发器时，就有可能导致竞争冒险。
FPGA中：在FPGA中，延时主要是由连线的长短和逻辑单元的数目决定的，同时还受器件的制造工艺、工作电压、温度等因素影响。信号的电平转换也需要一定的过渡时间。由于FPGA以及其他的 CPLD器件内部的分布电容和电感不能过滤电路中的毛刺，从而使得毛刺逐级传递，对电路早晨的影响更加突出。即使是在最简单的逻辑运算中，如果出现多路信 号同时跳变的情况，在通过内部走线以后，也一定会产生毛刺。
消除方法：
一，组合逻辑电路中
（1）加选通脉冲信号
（2）修改逻辑设计（增加乘积项法）
（3）输出端并联电容器（电容滤出法）
（4）卡诺图法
（5）加封锁脉冲
二，时序逻辑电路中
（1）修改电路法（加D触发器）
（2）信号同步法
（3）信号延时同步法
（4）灵活运用时钟信号法
（5）状态机控制法

3.亚稳态指触发器无法在某个规定时间段内达到指定认可状态。
解决方法：降低系统时钟频率，用反应更快的Flip-Flop，引入同步机制，改善时钟质量。关键是器件工艺好，时钟周期裕量大。

4.静态时序分析：采用穷尽分析法提取整个电路的所有时序路径，计算信号在这些路径上传播的延时，检查信号的建立和保持时间是否满足时序要求，通过对最大和最小路径延时的分析，找出违背时序约束的错误，不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。但不适合异步电路，无法识别伪电路，不能验证功能。
动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;