状态机finite-state machine学习笔记1

最新推荐文章于 2025-07-05 14:36:49 发布

dqw~

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分类专栏： verilog Altera Xilinx 文章标签：状态机finite-state machine学习笔记1

本文链接：https://blog.youkuaiyun.com/weixin_41129832/article/details/91350897

这篇笔记介绍了状态机finite-state machine的学习，包括从Verilog数字系统设计教程第12章的例子出发，讨论了Gray编码和独热码（one-hot code）两种编码方式，指出独热码在速度和可靠性上的优势。同时，文中提到了状态变化和输出控制的两种方法，一种适合大型状态机，另一种要求输出开关时间和状态维持一致。最后提到了测试模块的重要性。

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状态机finite-state machine学习笔记1

例子来自于<Verilog数字系统设计教程>第12章，书中的例子错误较多，代码已经经过改写。
在这里插入图片描述
状态转移图

1.Gray编码

module fsm(
 Clock,
 Reset,
 A,
 K2,
 K1,
 state
);
input Clock,Reset,A;
output reg K1,K2;
output reg [1:0]state;
parameter Idle = 2'b00,
    Start = 2'b01,
    Stop = 2'b10,
    Clear = 2'b11;
always@(posedge Clock)
 if(!Reset)
  begin 
   state <= Idle;
   K2 = 0;
   K1 = 0;
  end
 else 
  case(state)
  
   Idle:if(A)begin
    state <= Start;
    K1 <= 0;
   end
   else begin
    state <= Idle;
    K2 = 0;
    K1 = 0;
   end
   
   Start:if(!A)begin
    state <= Stop;
   end
   else begin
    state <= Start;
   end
   
   Stop:if(A)begin
    state <=Clear;
    K2 <= 1;
   end
   else begin
    state <=Stop;
    K2 = 0;
    K1 = 0;
   end
   Clear:if(!A