
FPGA
weixin_40935509
这个作者很懒,什么都没留下…
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FIR滤波原理及verilog设计
FIR(Finite Impulse Response)Filter:有限冲激响应滤波器,又称为非递归线性滤波器。FIR滤波器的冲击响应是一个值为滤波器抽头系数的采样序列,其脉冲响应由有限个采样值构成。长度(抽头数)为N+1、阶数为N的FIR系统的转移函数。FIR滤波器是如何滤波的?信号通过一个FIR滤...转载 2019-03-16 21:54:34 · 788 阅读 · 0 评论 -
彻底掌握Quartus——Signaltap篇
@TOC 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.youkuaiyun.com/k331922164/article/details/47623501 </div> <link rel="stylesheet" href="https://csdnimg.cn/release/phoenix...转载 2019-03-09 15:40:09 · 2625 阅读 · 0 评论 -
如何生成mif文件
fpga中的mif文件用来存储波形数据的,一般有下面的方法来实现mif文件的编写:方法1:利用Quartus自带的mif编辑器该方的优缺点在于:对于小容量RAM可以快速方便的完成mif文件的编辑工作,不需要第三方软件的编辑;但是一旦数据量过大,就不适用啦。方法二:采用mif生成软件来生成方法三:采用高级语言来实现,本节以matlab语言编写为例进行详细的编写例如用fpga生成一个正弦波的...转载 2019-02-28 18:30:10 · 5658 阅读 · 0 评论 -
verilog HDL中wire和reg的区别
URL:&amp;amp;nbsp;http://www.cnblogs.com/tureno/articles/2218669.htmlwire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接)。reg表示一定要有触发,输出才会反映输入的状态。reg相当于存储单元,wire相当于物理连线。reg表示一定要有触发,没有输入的时...转载 2019-01-04 17:13:18 · 243 阅读 · 0 评论 -
FPGA学习(第8节)-Verilog设计电路的时序要点及时序仿真
版权声明:如需联系交流,请关注微信公众号:【柒零玖嵌入式】留言。本文为博主原创文章,转载请注明 https://blog.youkuaiyun.com/fengyuwuzu0519/article/details/72599432 一个电路能跑到多少M的时钟呢?这和电路的设计有密切联系(组合逻辑的延时),我...转载 2018-12-13 11:21:21 · 537 阅读 · 0 评论