weixin_40673765的博客

RISC-V

举个例子；有一个16位的数，第15位是符号位，14.13.12位是整数位，11~0位是小数位；那麽最大值+32767，最小值-32768其中第14，13，12位最大能表示7，小数最大12位能表示多大精度呢？1除以2的12次方=0.000244140625...

do文件模板（自动仿真文件）

状态迁移图源码设计

打开modulesim，关闭命令是quit -sim；第一步以窗口的方式建立工程，后面使用脚本的方式建立工程。1.1 打开modulesim后手动鼠标右键add to project->Existing-File,添加设计文件和激励文件（tb），1.2 点击编译，Compile或Compile All，有错误检查错误；1.3 然后进入下角的Library界面，打开work，选择t...

编码习惯和工程管理习惯；比如目录 design和sim文件夹声明模块时，输入变量一定是wire变量；

// 避免锁存器，always @(cnt_7) case(cnt_7) 3'd0:begin o_data <= 3'd7; //当cnt_7等于3'd0执行词条语句 o_dv <= 1'b1; end 3'd1:begin ...

module ex_case( input wire rst_n, input wire sclk, output reg o_dv, output reg [7:0] o_data, input wire [9:0] i_data, inp...

tb模型`timescale 1ns/1ns //单位时标声明 1ns是单位 100ps是精度module tb_ex2_case(); //声明不需要端口列表， 顶层没有输入输出reg sclk,rst_n; // 激励信号的声明wire dv;wire [7:0] data;reg [7:0] i_addr = 0;reg [9:0]...

为什么触发器要满足建立时间和保持时间？因为触发器内部数据的锁存、传递和反馈都是是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本...

现在所使用的Littce的FPGA ECP35EA-484的LUT4s是7144个

输出的是一个粉红的4边框 if( h_cntr == 1 || h_cntr == 1919 || v_cntr == 42 || v_cntr == 1121) //红框 begin y_out <= 324; if (h_cntr[0]==1) c_out <= 960; else ...

源自：https://www.cnblogs.com/Dinging006/p/9487875.html牛顿迭代忽略余数的实现方法`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer:////...

文章来源乘法算是基本运算之一，广泛应用在数字信号处理中，滤波器中乘法运算必不可少，实现乘法器的方法很多，各有各的优缺点，常见的有移位相加法，加法树法，查表法，混合法……在我们用语言设计电路时，初学时在实现乘法运算时通常很简单的用*号操作，但是这种方法谈不上设计乘法器，其最终的硬件实现要根据综合器综合的结果，好的综合器可以综合出想要的结果，但是实际上这种粗放的设计通常得到的都是劣等的乘法运算，无...