计算机小辣鸡

模块语句 ：module 模块名(端口名表);功能描述endmodule端口语句、端口信号名和端口模式：input、output、inout逻辑操作符：连续赋值语句：assign [延时] 目标变量名=驱动表达式当右侧的任一信号变量发生变化时，此表达式就被计算一遍，获得的数据立即赋值给等号左边的变量并行执行语句

时序电路通常都是由过程语句来描述的时钟边沿敏感型(posedge,negedge)、电平敏感型触发器：时钟端要加上posedge，表示需要产生时序电路用UDP也能描述时序电路，(01)表示信号是上升沿触发、(10)表示信号下降沿触发；Q表示原状态数据，Q+表示次态数据，‘-’表示保持原状态。上升沿时钟控制端：posedge CLK下降沿异步复位：negedg

广义而论，只要涉及触发器的电路，无论电路大小都能归结为状态机。有限状态机的优势：高效的顺序控制模型，状态机的工作方式是根据控制信号按照预先设定的状态进行顺序进行的容易利用现成的EDA工具进行优化设计。性能稳定，容易构成性能良好的同步时序逻辑模块，消除电路中的毛刺现象，强化系统工作稳定性方面有更多的解决方案。高速性能高可靠性能分类：从信号输出方式上分，

Verilog文字规则在Verilog程序中，其值不能被随意改变的量被称为常量或者常数。常数主要有三种类型，整数类型（Integer）、实数类型（Real）和字符串类型（String）。整数类型是可以综合的，实数型和字符串型不可综合。整数为了提高可读性，在较长的数间可用下划线分开，下划线可以随意用在整数或实数中，本身不代表任何意义，但是数字最高位前不能用，也不能用在进制

过程中的两类赋值语句（always语句中）未指定延时的阻塞式赋值语句：阻塞式赋值的特点式是只有在当前语句执行完成后才会去执行下一条语句，而在执行这条语句时，赋值是立即发生的，假设没有指定延时。表述方式：目标变量名 = 驱动表达式；阻塞式赋值的适用范围仅限于过程结构中。如果右边的驱动表达式含有延时语句，则在延时没有结束前，赋值的更新不会发生。执行流程：

资源优化（RTL结构）资源共享同样结构的模块需要反复被调用，但该结构模块需要占用的资源比较多，这类模块往往是基于组合电路的算数模块，比如乘法器、宽位加法器等。主要针对数据通路中耗费逻辑资源比较多的模块，通过选择、复用的方式共享使用该模块，以减少该模块的使用个数，达到较少资源使用，优化面积的目的。并不是在任何情况下都能以此法实现资源优化，如果对与门之类的模块资源共享是无意义的，甚至会增加资源的使用。