verilog换行太长代码_划重点：Verilog 常用语法汇总

概述

Verilog HDL是一种硬件描述语言，用于从算法级、RTL级、门级、开关级四个层面对数字系统进行建模。Verilog HDL语言从C语言中继承了多种操作符和结构，与C语言相比最大的特点是并行性 。

主要用途：(1)设计人员对硬件系统进行描述 ；(2)验证人员搭建验证环境对设计人员描述的硬件系统进行验证 ；(3)对Stdcell，模拟/定制IP(USB PHY/SRAM等)等进行行为级描述 。

下面我们从

标识符、

注释、

格式、

数字值几何、

数据类型、

运算符、

表达式、

基本的语句

等方面来介绍Verilog常用语法

标识符

• 用于定义模块名、端口名、信号名等；

• 可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线

• 标识