基于Quartus13.1新建一个Verilog DHL工程
1、新建文件夹,命名为encoder(此处意为编码器)(根据自己的项目来命名,要尽量简明易懂),然后在encoder文件夹中新建四个子文件夹:doc、par、rtl、sim,分别存放使用说明文档,工程主体文件,工程主体程序,工程手动仿真文件。2、打开Quartus软件,点击File→New Project Wizard,点击next3、定位到建好的par文件夹并给工程命名4、由于是新建工程,没有可添加文件,所以点击next5、根据手头的硬件选择使用的FPGA型号,我用的正
原创
2021-04-21 13:52:29 ·
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