2015年杭电计算机存储器扩展,杭电计算机组成原理存储器设计实验5

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1、杭州电子科技大学计算机学院课程名称 实验项目 指导教师 实验位置计算机组成原理存储器设计实验实验报告姓班学日名级号期2015年5月15日实验 目的(1)学习和使用Verlilog HDL进行和思绪电路的设计方法(2)学习在ISE中设计生产Memory IP核的方法(3)学习存储器的结构及读写原理，掌握储存器的设计方法实验 环境ISE Design Suite 14.6Digile nt AdeptNexys3实验板实验 内容(算 法、程序、步骤 和方 法)(1) 生成Mempry IP核的产生步骤1) 新建关联文档*.coe 初始化文件操作2) 新建一个Memory IP内核3) Memory。

2、 IP内核的参数设置4) 调用RAM_B存储模块(2) 编写一个实验验证的的顶层模块，调用生成的存储器模块(3) 配置管脚产生* .bit 文件顶层模块：module Test_RAM_B(Mem_Addr,C,Mem_Write,Clk ,L ED);in put 7:2Mem_Addr;in put 1:0C;in put Mem_Write,Clk;output reg 7:0LED;wire 31:0M_R_Data;reg 31:0M_W_Data;RAM_B ram(clka(Clk), .wea(Mem_Write), .addra(Mem_Addr7:2), .din a(M_。

3、W_Data), .douta(M_R_Data)；always(*)beginLED=O;M_W_Data=0; if(!Mem_Write) begin case(C) 2b00:LED=M_R_Data7:0;2bO1:LED=M_R_Data15:8;2b10:LED=M_R_Data23:16;2b11:LED=M_R_Data31:24;endcaseendelsebegin case(C) 2b00:M_W_Data=32h0002_0003;2b01:M_W_Data=32h0002_0603;2b10:M_W_Data=32h1234_5678; 2b11:M_W_Data=。

4、32hffff_ffff; endcaseendenden dmodule配置管脚：NET C0 LOC = T10;NET C1 LOC = T9;NET Clk LOC = C9;(接 上) 实验 内容(算 法、程 序、 步骤 和方 法)NET LED0 LOC =:U16;NET LED1 LOC =:V16;NET LED2 LOC =:U15;NET LED3 LOC =:V15;NET LED4 LOC =:M11;NET LED5 LOC =:N11;NET LED6 LOC =:R11;NET LED7 LOC =:T11;NET Mem_Addr2LOC =:V9;NET M。

5、em_Addr3LOC =:M8;NET Mem_Addr4LOC =:N8;NET Mem_Addr5LOC =:U8;NET Mem_Addr6LOC =:V8;NET Mem_Addr7LOC =:T5;NET Mem_Write L(OC = B8;实验仿真结果数据记录和计Objqctifr Ei.佻jnl Namr母 Win.Vrli 1SCK|d 评 L”(nu 耳如 II 11结论(结 果)本实验的结果正确，根据自己写的coe文件中存储的数据进行操作，和实验四 有很多的相似处，只是进行简单的读写的操作 ，实验的结果正确能够根据操 作,lED灯显示具体的数据试验 心得 与小 结本实验和实验四比较来说的话 ，更为简单，利用IP核中储存数据，我们就可以 通过其中存储的数据进行操作，代码也是比较的简单，我们直接调用IP核生成 的模块的代码，以至于操作也比较的方便刚开始不熟悉使用 IP核，了解了之 后就比较简单了，比第四个实验自己写寄存器更简单 指导教师评议成绩评定：指导教师签名。