计算机组成原理第二版期末总结,计算机组成原理期末总结 河南师范大学.docx

文档介绍：

存储器的层次结构主要体现在Cache—主存和主存—辅存这两个存储层次上。 Cache—主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,接近于Cache的速度,而容量和位价却接近于主存。主存—辅存层次在存储系统中主要起扩容作用,其容量和位价接近于辅存,而速度接近于主存

14.某 8 位微型机地址码为 18 位,若使用 4K×4 位的 RAM 芯片组成模块板结构的存储器, 试问: (1)该机所允许的最大主存空间是多少? (2)若每个模块板为 32K×8 位,共需几个模块板? (3)每个模块板内共有几片 RAM 芯片? (4)共有多少片 RAM? (5)CPU 如何选择各模块板?

(1)218 = 256K,则该机所允许的最大主存空间是256K×8位(或256KB);

(2)模块板总数= 256K×8 / 32K×8 = 8块;

(3)板内片数= 32K×8位/ 4K×4位= 8 × 2 = 16片;

(4)总片数= 16片× 8 = 128片;

(5)CPU通过最高3位地址译码选板,次高3位地址译码选片。

地址格式分配如下:

15.设 CPU 共有 16 根地址线,8 根数据线,并用 MREQ (低电平有效)作访存控制信号, R W 作读写命令信号(高电平为读,低电平为写)。现有下列存储芯片: ROM(2K×8 位,4K×4 位,8K×8 位), RAM(1K×4 位,2K×8 位,4K×8 位) 及 74138 译码器和其他门电路(门电路自定)。试从上述规格中选用合适芯片,画出 CPU 和存储芯片的连接图。要求: (1)最小 4K 地址为系统程序区,4096~16383 地址范围为用户程序区;

(2)指出选用的存储芯片类型及数量;

(3)详细画出片选逻辑。

(1)地址空间分配图如下

A15~A12 A11~A8 A7~A4 A3~A0

0~4K 0000 0000 0000 0000

0000 1111 1111 1111

4K~8K 0001 0000 0000 0000

0001 1111 1111 1111

8k~12k 0010 0000 0000 0000

0010 1111 1111 1111

12k~16k 0011 0000 0000 0000

0011 1111 1111 1111

(2)选片:ROM:4K × 4位:2片;

RAM:4K × 8位:3片;

(3)CPU和存储器连接逻辑图及片选逻辑

28. 设主存容量为256K字,Cache容量为2K字,块长为4。

(1)设计Cache地址格式,Cache中可装入多少块数据?

(2)在直接映射方式下,设计主存地址格式。

(3)在四路组相联映射方式下,设计主存地址格式。

(4)在全相联映射方式下,设计主存地址格式。

(5)若存储字长为32位,存储器按字节寻址,写出上述三种映射方式下主存的地址格式

答:

(1)cache地址长度为11位,块内地址长度为2位。主存地址位数为18

位

9位 2位

缓存块号

块内地址

Cache可装入2^9=512个块

(2)直接映射方式

7位 9位 2位

标记

缓存块号

块内地址

(3)四路组相连

9位 7位 2位

标记

组地址

块内地址

(4)全相连

16位 2位

标记

块内地址

(5)

直接映射方式

7位 9位 4位

标记

缓存块号

块内地址

四路组相连

9位 7位 4位

标记

组地址

块内地址

全相连

16位 4位

标记

块内地址

29. 假设CPU执行某段程序时共访问Cache命中4800次,访问主存200次,已知Cache的存取周期是30ns,主存的存取周期是150ns,求Cache的命中率以及Cache-主存系统的平均访问时间和效率,试问该系统的性能提高了多少?

答:

命中率h=4800/(4800+200)= 96%

平均访问时间 ta= 0.96*30+0.04*150=34.8ns

效率e=tc/ta=30/34.8=86.2%

性能提高倍数 150/34.8 -1 =3.3

30. 一个组相联映射的Cache由64块组成,每组内包含4块。主存包含4096块,每块由128字组成,访存地址为字地址。试问主存和Cache的地址各为几位?画出主存的地址格式。

答:

缓存块号6位,块内地址7位,cache地址为13位。组地址6-2=4位,

主存块号12位,块内地址7位。主存地址19位

8位 4位 7位

主存标记

组地址

块内地址

32. 设某机主存容量为4MB,Cache容量为16KB,每字块

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