(筆記) Verilog module建議的coding style (SOC) (Verilog)

Abstract
module內有很多東西，什麼該寫在前面?什麼該寫在後面呢?

Introduction
以下是建議的coding style

 1 module 模組名稱
 2 parameter宣告
 3 port宣告
 4 wire,reg宣告
 5 assign資料處理層級之描述
 6 
 7 引用較低階模組別名
 8  
 9 always行為層級之描述區塊 begin
10   // 資料處理與指定等描述
11   // task與function的使用
12 end
13   
14 function與task的宣告
15 
16 endmodule

Reference
鄭信源 2007，一次就學會Verilog與VHDL，儒林出版社