本文介绍了一个使用Verilog实现的基本D触发器(DFF)模块，包括其代码实现和仿真验证过程。通过具体的Verilog代码展示了DFF模块的工作原理，并通过一个测试平台进行了功能验证。
module tb_DFF ( clk, d, q ); input clk; input d; output q; reg q; always @ (posedge clk) q <= d; endmodule
测试文件：
`timescale 1ns / 1ps module ttbb_DFF; // Inputs reg clk; reg d; // Outputs wire q; // Instantiate the Unit Under Test (UUT) tb_DFF uut ( .clk(clk), .d(d), .q(q) ); initial begin // Initialize Inputs clk = 0; d = 0; // Wait 100 ns for global reset to finish #100; d = 1; #100; d = 0; // Add stimulus here end always begin #10 clk = ~clk; end endmodule
标黄色的为时钟产生代码， 50MHz 。
绿色的为初始化代码和输入激励。
仿真图如下：
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