verilog中初值定义

本文探讨了在Verilog中如何为寄存器赋初始值。通过一个流水灯设计示例,解释了如何在不使用复位信号时,利用initial语句或复位信号在FPGA配置过程中设置寄存器的初值。文中提到了Quartus的综合警告,指出initial语句在某些情况下是可综合的,并警告了重复赋值可能导致的问题。

在利用verilog进行开发时,往往需要对某些寄存器进行赋初值,下面根据笔者在设计中遇到的情况进行分析。

          例如下面是实现流水灯(4个led),代码如下:

module ledrun (

 

    input   wire                clk,

    input   wire                rst_n,

   

    output  reg     [3:0]       led

 

);

 

    parameter  T_1s =            50_000_000;

   

    reg             [25:0]      cnt;

   

    always @ (posedge clk, negedge rst_n) begin

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