jchdl - GSL实例 - MulC2(有符号数的乘法)

Verilog HDL乘法器设计与实现
本文介绍了一种使用Verilog HDL设计和实现乘法器的方法,通过将符号位处理与正数相乘相结合,最终生成了定制化的Verilog代码。设计过程包括创建MulC2类,定义输入输出,以及在构造方法和logic()方法中实现逻辑。通过实例化方法简化后续使用,并提供了验证结果和Verilog生成步骤。

 

 
这里的实现,先把符号位取出来,使用两个正数相乘,然后在把符号加到乘积上。
 
参考链接
 
 
1.创建MulC2.java, 并生成构造方法和logic()方法
 
2. 根据逻辑原理图,添加输入输出线
 
3. 在构造方法中搜集输入输出线并调用construct()方法
 
4. 在logic()方法中创建子节点并连线
 
 
5. 创建inst静态方法方便后续使用
 
6. 创建main方法执行验证
 
运行结果为:
即:
 
 
7. 生成Verilog
生成定制化模块名:
 
调用toVerilog()方法生成Verilog实现。

转载于:https://www.cnblogs.com/wjcdx/p/9833219.html

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