本文详细介绍了FPGA笔试中常见的数字电路基础知识，包括组合逻辑与时序逻辑的区别，COMS与TTL电平，上拉电阻的作用，时序逻辑电路的设计及其方程，同步与异步逻辑的概念，以及复位类型。此外，还讨论了竞争冒险现象、亚稳态、阻塞与非阻塞的区别，并涵盖了常用编码类型，如Gray码和独热码。最后，概述了Moore型和Mealy型状态机，以及数字电路设计中涉及的各种逻辑器件和存储器类型。
FPGA笔试必会知识点1--数字电路基本知识
组合逻辑与时序逻辑
组合逻辑电路：任意时刻电路输出的逻辑状态仅仅取决于当时输入的逻辑状态，而与电路过去的工作状态无关。
时序逻辑电路：任意时刻电路输出的逻辑状态不仅取决于当时输入的逻辑状态，而与电路过去的工作状态有关。
在电路的结构上，时序逻辑电路肯定包含有存储电路，而且输出一定与存储电路的状态有关。
COMS与TTL电平
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
CMOS的高低电平分别为：Vih>=0.7VDD，Vil<=0.3VDD；Voh>=0.9VDD，Vol<=0.1VDD。
TTL的为：Vih>=2.0v，Vil<=0.8v；Voh>=2.4v，Vol<=0.4v。
用CMOS可直接驱动TTL。
TTL加上拉后可驱动CMOS。
上拉电阻作用
1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OD、OC门电路必须加上拉电阻，以提高输出的高电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
时序逻辑电路的三大方程与设计
描述一个时序逻辑电路时，主要由驱动方程、状态方程（由驱动方程代入时序器件的特性方程得到）、输出方程这三大方程进行描述。
详细过程参考《数字电子技术基本教程》P181—gary计数器的设计
在设计时序逻辑电路时可以采用以下流程：
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找出电路的状态转换图或者状态转换表；
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从状态转换图或者状态转换表中画出次态与输出的卡诺图，并进行化简；
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由化简的卡诺图得出状态方程，再由状态方程得出驱动方程和输出方程；
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由驱动方程和输出方程画出电路结构图；
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检查电路能否自启动。
同步逻辑与异步逻辑
同步逻辑：时钟之间有固定的因果关系；
异步逻辑：时钟之间没有固定的因果关系，电路中的触发器的状态不仅仅由时钟决定；
同步电路与异步电路
同步电路：电路中所有触发器的时钟输入端都接至统一的时钟信号（并且同一触发沿触发），并且所有触发器的输出与统一的时钟有效沿下保持同步输出。
异步电路：电路中所有触发器的时钟没有统一的时钟信号，所有触发器的输出不与统一的时钟有效沿下保持同步输出。
同步设计的优点：
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使用同步电路可以避免器件受温度T，电压V，工艺P的影响， 避免毛刺/亚稳态
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