F#教程: 数值常量

最新推荐文章于 2025-08-14 16:00:17 发布

weixin_34007906

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文章标签： c#

原文链接：http://blog.51cto.com/bj007/347397

前言：最近在了解F#，无意中看到一个日文的教程(http://techbank.jp/Community/blogs/gushwell/default.aspx),觉得很不错，所以希望可以和大家一起分享、学习。

目前为止我们虽然体验了F#整数和浮点数之间的区别，short, int, double float之间又有什么区别呢？试着看看如下代码：

let num1 = 10s
let num2 = 10
let num3 = 10L
let num4 = 10.0
let num5 = 10.f

这些数值常量的写法和C#很相似。
但是这些是否和我们预期的类型一致呢，可以实践确认下。稍微调查后我就发现了F# interactive功能。通过Alt + Enter就可以在主窗口下显示F# interactive窗口以用来调查它们。输出结果如下：

val num1 : int16
val num2 : int
val num3 : int64
val num4 : float
val num5 : float32

F#的float和C#的double相当。而float32就是C#的float，确实有点混乱。不过实际上使用float32几乎没有，10.0类似的常量声明就可以了。

其他类型的写法如下:

10u                     // uint
10us                    // ushort
10ul                    // ulong
120y                    // sbyte
0xFFuy                // byte

由于是.NET语言、我们还可以试试decimal类型：

let num6 = 10.5m

转载于:https://blog.51cto.com/bj007/347397

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// 计算分频系数：div_coef = fre_sy / fre // 但注意：在模块内部无法直接使用fre_sy，所以这里需要修改：将div_coef作为参数传入，或者将fre_sy也作为参数传入。 // 由于在顶层模块中，fre_sy是已知的，所以可以在实例化时计算div_coef并传入。 // 但是，原模块实例化时只传了fre，所以我们需要修改。 // 因此，我们建议修改模块接口，增加一个参数div_coef（分频系数）来代替fre，或者同时传入fre_sy和fre，然后在模块内计算div_coef。 // 由于用户代码中已经将fre作为参数传入，但没有传入fre_sy，所以这里无法直接计算div_coef。所以，我们需要重新设计。 // 考虑到这一点，我们可能需要修改顶层模块，将分频系数作为参数传递给子模块。 ``` 由于原代码设计存在参数传递问题，我们建议重构：重构思路： - 在顶层模块中计算分频系数：div_coef = fre_sy / fre。 - 然后根据div_coef是奇数还是偶数，分别实例化奇数分频模块或偶数分频模块，并将div_coef作为参数传递给子模块。因此，修改后的顶层模块： ```verilog module any_f#( parameter fre=5_000_000, parameter fre_sy=50_000_000 )( input clk, input rst, output clk1, output [24:0] cnt, output [24:0] cnt_max ); // 计算分频系数，注意必须是整数 localparam div_coef = fre_sy / fre; // 如果除出来不是整数，Verilog会截断，所以需要确保能整除 localparam is_odd = (div_coef % 2); // 如果余数不为0，则is_odd=1（真），否则为0 generate if (is_odd) begin odd #( .N(div_coef) // 将分频系数传入 ) odd_inst( .clk (clk), .rst (rst), .clk1(clk1), .cnt(cnt), .cnt_max(cnt_max) ); end else begin even #( .N(div_coef) ) even_inst( .clk (clk), .rst (rst), .clk1(clk1), .cnt(cnt), .cnt_max(cnt_max) ); end endgenerate endmodule ``` 然后，我们需要定义odd和even模块，这两个模块都接收一个参数N（分频系数），并实现分频。偶数分频模块（even）实现（N为偶数）： ```verilog module even #( parameter N = 10 // 分频系数，必须是偶数 )( input clk, input rst, output reg clk1, output [24:0] cnt, output [24:0] cnt_max ); // 计数器最大值是N-1 reg [24:0] counter; assign cnt = counter; assign cnt_max = N-1; always @(posedge clk or posedge rst) begin if (rst) begin counter <= 0; clk1 <= 0; end else begin if (counter == N-1) begin counter <= 0; clk1 <= ~clk1; end else begin counter <= counter + 1; // 在计数到中间值翻转一次，实现50%占空比 if (counter == (N/2)-1) begin clk1 <= ~clk1; end end end end endmodule ``` 注意：上述实现中，在计数到(N/2)-1和N-1时翻转，这样每个半周期翻转一次，得到50%占空比。奇数分频模块（odd）实现（N为奇数）： ```verilog module odd #( parameter N = 5 // 奇数分频系数 )( input clk, input rst, output clk1, output [24:0] cnt, output [24:0] cnt_max ); // 奇数分频：需要两个计数器，分别在上升沿和下降沿触发 reg [24:0] cnt_p; // 上升沿计数器 reg [24:0] cnt_n; // 下降沿计数器 reg clk_p, clk_n; assign cnt = cnt_p; // 输出上升沿计数器 assign cnt_max = N-1; assign clk1 = clk_p | clk_n; // 或逻辑，得到50%占空比（对于奇数分频，另一种方法是相与，取决于你的翻转点设置） // 上升沿计数器 always @(posedge clk or posedge rst) begin if (rst) begin cnt_p <= 0; clk_p <= 0; end else begin if (cnt_p == N-1) begin cnt_p <= 0; clk_p <= ~clk_p; end else begin cnt_p <= cnt_p + 1; // 在计数到 (N-1)/2 时翻转 if (cnt_p == (N-1)/2) begin clk_p <= ~clk_p; end end end end // 下降沿计数器 always @(negedge clk or posedge rst) begin if (rst) begin cnt_n <= 0; clk_n <= 0; end else begin if (cnt_n == N-1) begin cnt_n <= 0; clk_n <= ~clk_n; end else begin cnt_n <= cnt_n + 1; if (cnt_n == (N-1)/2) begin clk_n <= ~clk_n; end end end end endmodule ``` 注意：奇数分频模块中，我们使用两个计数器，分别在上升沿和下降沿计数，并在计数到(N-1)/2和N-1时翻转，然后将两个时钟信号进行或运算，得到一个占空比为50%的时钟。实际上，这样得到的时钟周期是原时钟周期的N倍，且占空比为50%。但是，请注意：在奇数分频模块中，我们同时使用了上升沿和下降沿，这可能会带来一些时序问题，但通常用于低频时钟生成是可以接受的。总结步骤： 1. 修改顶层模块，计算分频系数div_coef，并判断其奇偶性。 2. 将div_coef作为参数N传递给子模块。 3. 分别实现odd和even模块，注意偶数分频和奇数分频的不同实现方法。此外，还需要确保： - 分频系数div_coef必须是整数，且大于等于2（1分频就是原时钟，不需要分频）。 - 在顶层模块中，使用localparam计算div_coef和is_odd，这些在编译时都是常量。如果按照上述步骤修改，应该可以解决实例化错误，前提是odd和even模块已经定义并包含在工程中。如果用户没有定义这两个模块，请按照上述代码定义。最后，注意测试平台验证。相关问题： 1. 如何在Verilog中实现任意小数分频？ 2. 奇数分频和偶数分频在资源消耗上有何不同？ 3. 使用双边沿（上升沿和下降沿）的电路设计有什么缺点？ 4. 如何避免分频时钟在FPGA设计中的时钟偏移问题？</think>### 解决Verilog模块实例化错误：'odd'模块未找到（vsim-3033） #### 问题分析您的代码中出现了`vsim-3033`错误，核心原因是**编译器无法找到'odd'模块的定义**。以下是具体原因和解决方案： ```verilog generate begin if((fre_sy/fre)%2==1) // 问题根源在此 odd #(.fre(fre)) odd_inst(...); // ❌ 编译器找不到odd模块 else even #(.fre(fre)) even_inst(...); end endgenerate ``` #### 根本原因 1. **模块未定义** - 编译器在工程中找不到名为`odd`的Verilog模块定义 - 可能原因：缺少`odd.v`文件/文件未加入工程/模块名拼写错误 2. **参数计算问题** `(fre_sy/fre)%2==1`中的除法在**编译时无法完成**，因为： - `fre`是参数(parameter)而非常量(localparam) - Verilog要求generate条件必须是**编译时常量表达式** #### 解决方案 ##### 步骤1：明确定义分频模块 ```verilog // 偶数分频模块 (50%占空比) module even #( parameter N = 10 // 分频系数 = 2N )( input clk, rst, output reg clk1 ); localparam CNT_WIDTH = $clog2(N); reg [CNT_WIDTH-1:0] cnt; always @(posedge clk or posedge rst) begin if (rst) begin cnt <= 0; clk1 <= 0; end else if (cnt == N-1) begin cnt <= 0; clk1 <= ~clk1; end else begin cnt <= cnt + 1; end end endmodule // 奇数分频模块 (50%占空比) module odd #( parameter N = 5 // 分频系数 = N (奇数) )( input clk, rst, output clk1 ); reg clk_p, clk_n; // 上升沿计数器 always @(posedge clk) begin if (rst) clk_p <= 0; else clk_p <= (cnt == N-1) ? ~clk_p : clk_p; end // 下降沿计数器 always @(negedge clk) begin if (rst) clk_n <= 0; else clk_n <= (cnt == N-1) ? ~clk_n : clk_n; end assign clk1 = clk_p | clk_n; // 组合输出 endmodule ``` ##### 步骤2：修复顶层模块 ```verilog module any_f#( parameter fre = 5_000_000, parameter fre_sy = 50_000_000 )( input clk, rst, output clk1, output [24:0] cnt, output [24:0] cnt_max ); // 关键修复：编译时计算常量 localparam DIV_RATIO = fre_sy / fre; // $$ \text{DIV\_RATIO} = \frac{f_{sy}}{f} $$ localparam IS_ODD = (DIV_RATIO % 2); // 奇偶判断 generate if (IS_ODD) begin // ✅ 现在使用编译时常量 odd #(.N(DIV_RATIO)) odd_inst ( .clk(clk), .rst(rst), .clk1(clk1) // 根据需要连接cnt和cnt_max ); end else begin even #(.N(DIV_RATIO/2)) even_inst ( // 偶数分频系数需折半 .clk(clk), .rst(rst), .clk1(clk1) ); end endgenerate endmodule ``` #### 关键修复点 1. **使用localparam替代运行时计算** ```verilog localparam DIV_RATIO = fre_sy / fre; // ✅ 编译时计算 localparam IS_ODD = DIV_RATIO % 2; // ✅ 编译时确定 ``` 2. **分频系数传递** - 偶数分频：传递`N = DIV_RATIO/2` $$ f_{out} = \frac{f_{in}}{2 \times N} $$ - 奇数分频：传递`N = DIV_RATIO` $$ f_{out} = \frac{f_{in}}{N} $$ 3. **模块接口匹配** 确保子模块的端口（如`cnt`, `cnt_max`）与顶层连接一致 #### 验证要点 1. **参数合法性检查**（添加在模块首部） ```verilog initial begin if (fre_sy % fre != 0) $error("分频比非整数: %0d/%0d", fre_sy, fre); if (DIV_RATIO < 2) $error("分频系数必须≥2"); end ``` 2. **测试用例建议** ```verilog // 测试50MHz→5MHz（偶数分频） any_f #(.fre(5_000_000), .fre_sy(50_000_000)) dut1(...); // 测试100MHz→33.3MHz（奇数分频） any_f #(.fre(33_333_333), .fre_sy(100_000_000)) dut2(...); ``` #### 常见工程问题排查 | 问题现象 | 解决方法 | |---------|---------| | 仍报告"odd not found" | 1. 检查文件名是否为`odd.v` 2. 确认文件已加入工程 3. 检查模块名大小写匹配 | | 分频输出无信号 | 1. 检查复位信号极性 2. 用逻辑分析仪抓取clk和rst 3. 仿真检查DIV_RATIO计算值 | | 占空比非50% | 1. 奇数分频需双沿操作 2. 偶数分频需在N/2处翻转 | > 对于奇数分频，推荐使用双计数器方案（如上代码），通过组合上升沿和下降沿时钟实现精确50%占空比[^1]。