计算机课拆卸实验报告,计算机组成原理课程实验报告.doc

计算机组成原理课程实验报告.doc

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同济大学计算机科学与技术系计算机组成原理课程实验报告学 号 1452312 姓 名 冯凯 专 业 计算机科学与技术 授课老师 王力生 日 期 2016.06.18 一、 实验目标1、熟悉Verilog语言的编写。2、掌握计算机的每个部件的构成逻辑及工作原理，计算机各部件之间的连接逻辑，计算机整机的工作原理。 3、掌握CPU功能。4、设计55条单周期指令CPU下板成功2、.在自己的CPU上跑一个汇编程序二、 总体设计1. 作品功能设计及原理说明module comp( input clock, input resetn, output [2:0] r, output [2:0] g, output [1:0] b, output hs, output vs, );2. 硬件逻辑图三、 主要模块设计1.ALUmodule alu( input [31:0] a, input [31:0] b, input [3:0] aluc, output [31:0] r, output zero,//零标志 output carry, // 进位标志位 output negative, // 负数标志位 output overflow // 溢出标志位 ); wire [31:0] d_and = a&b;//0100 wire [31:0] d_or = a|b;//0101 wire [31:0] d_xor = a^b;//0110 wire [31:0] d_nor = ~(a|b);//0111 wire [31:0] d_lui = {b[15:0],16'h0};//100x wire [31:0] d_slt = ab)||(~a[31]&&~b[31]&&a

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