在test bench书写中:
工程名是li_9_15,对里面的control的v文件进行仿真,用到的vt的名字是control.vt,不是li_9_15.vt。
方法是将control.v文件设置为top,后来就会生成control.vt了。
test bench name与top level module in test bench可以都使用control_vlg_tst,不需要改,我试过,可以,可是特权同学说得改。
在test bench书写中:
工程名是li_9_15,对里面的control的v文件进行仿真,用到的vt的名字是control.vt,不是li_9_15.vt。
方法是将control.v文件设置为top,后来就会生成control.vt了。
test bench name与top level module in test bench可以都使用control_vlg_tst,不需要改,我试过,可以,可是特权同学说得改。
转载于:https://www.cnblogs.com/nuc-boy/archive/2012/05/02/2479801.html