【转载】Altium Designer多图纸功能

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一、 页面结构

1.1 基本概念

当进行大型工程设计时，只靠一张图纸是无法实现的，这时需要用多个图纸进行开发设计。一个多图纸设计工程是由逻辑块组成的多级结构，其中的每个块可以是原理图或是 HDL文件，在这结构的最顶端是一个主原理图图纸——工程顶层图纸。

一个多层设计工程必须有且只有一个顶层图纸*.SchDoc文件，其他源文件需要用图表符表示。

多图纸结构一般是通过图表符（sheet symbol）形成，一个图表符对应一个子图纸；在主原理图图纸放置图标符，通过图表符与子图纸进行连接，而子图纸也可以通过图表符与更底层的图纸连接。通过点击“Place》Sheet Symbol”或 图标来放置图标符号。如图 1

                      图1

在“Designator”区域输入标识符，而在“File Name”输入想要调用的子图纸文件名称（不分大小写），则可实现对子图纸的调用。还有其他方法能生成图表符，具体方法见下文。

当多图纸工程编译好后，各个图纸间的逻辑关系被识别并建立一个树形结构，表示各个图纸的逻辑关系，如图 2：

                                                        图2

放置好图表符之后，需要在上面放置电路端口作为电气上的连接通道，应放置在图表符的边缘内侧。

1.2 层次结构

层次结构包含如下三种：

1) 自上而下：在主原理图图纸下，通过“Design》Create sheet from sheet symbol”、“Design》Create HDL file from symbol》Create VHDL file from symbol”与“Design》Create HDL file from symbol》Create Verilog file from symbol ”等命令创建子图纸、底层VHDL文件和底层Verilog文件。

2) 自下而上：在主原理图图纸下，通过“Design》Create symbol from sheet or HDL ”和“Design》Create symbol from sheet or HDL ”、“Design》Create Component from sheet ”等命令创建图表符和顶层元件。

3) 混合原理图/HDL文件层次：这种情况下，图表符通过不同的文件名称来调用HDL文件或原理图

1.3层次结构维护

1.3.1端口与图纸入口的同步：

当子图纸中的端口与图纸入口不匹配（包括名字和IO类型）时，可以通过“Design》Synchronize Sheet Entries and Ports”来同步，如图 3：

图3

选中不同步的端口，若想改变子图纸的端口，使其与图表符匹配，则选中间的图标（第一个）；相反就选第二个。