从D触发器的角度说明建立和保持时间

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原文链接：http://www.cnblogs.com/shengansong/archive/2012/06/27/2564743.html

本文从D触发器角度解析建立时间和保持时间的概念及其重要性。建立时间是指数据必须在时钟边沿之前稳定的时间，而保持时间则是指数据在时钟边沿之后必须继续稳定的最短时间。

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从D触发器的角度说明建立和保持时间

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（D)触发器的建立时间和保持时间

dxz44444的博客

02-28

1万+

1. 建立时间和保持时间 建立时间：时钟有效沿到来之前的某段时间内，数据必须稳定，否则触发器锁存不住数据，这段时间成为建立时间，用Tsetup或者Tsu表示，也就是说要锁存的数据比上升沿早来的时间必须大于建立时间。保持时间：时钟有效沿到来之后的某段时间内，数据也必须稳定，否则触发器锁存不住数据，这段时间成为保持时间，用Thold或者Th表示。也就是说，要锁存的数据，在上升沿到来之后，还要停留...

从D触发器说明建立时间和保持时间

ViV587的博客

03-27

7827

原文：http://www.cnblogs.com/zhtxwd/archive/2011/12/31/2309176.html D触发器：工作原理： ~SD和~RD为触发器的异步置0、置1端。它们不受时钟信号的控制，一旦有效，触发器马上被强迫置0或置1，正常工作时，~SD和~RD均处于高电平状态。下面分析异步置0、置1输入无效时，电路的工作情况。 1. 在CLK=0期间，触发器...

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D触发器的建立时间和保持时间原理

SLAM_masterFei的博客

05-28

4027

大家都知道D触发器需要建立时间和保持时间，它们的含义大家也清楚，但是为什么需要建立时间Tsu和保持时间Th？下图展示了一般D触发器的内部结构具体的分析有兴趣可以慢慢分析，不是很难。主要说一下大概：默认SD,RD信号为高，cp=0时，D信号作用于G5,G6两个与非门分别输出D和！D，当cp=1时，G5,G6的输出端数据经过G3,G4到达其输出端，然后根据RS触发器得到输出Q。其中当cp=1时，无论D信号怎么变化都不会影响G3,G3输出的结果。（这里假设忽略了门延时）。这样的话一个上升沿触发的D触发

[转]从D触发器的逻辑结构说明建立时间和保持时间

weixin_30558305的博客

10-26

387

看到一篇讲D触发器setuptime和holdtime，很透彻，原帖地址http://xilinx.eetop.cn/viewthread-308484 D触发器门级电路结构 CP从0跳变为1时: G3和G4打开,Q3=Q6=/D，Q4=Q5=D。由SR锁存器的特性,Q=Q3=D,/Q=/D；CP=1时: 不管D怎么变化，Q3和Q4的信号都不会发生变化，所以输出也不会改变，具体原因由兴趣的...

ic基础｜时序篇01:从触发器到建立时间和保持时间

demayiya的博客

02-17

1430

在本篇文章中，我们对建立时间和保持时间进行了介绍，他们是静态时序分析的基础，也是笔试面试的常见考点。在下篇文章中，将结合时序路径对建立时间和保持时间的计算进行介绍。

FPGA基础知识9(从D触发器的角度说明建立和保持时间)

时间的诗

07-09

4041

需求说明：IC设计基础内容：D触发器的原理来自：时间的诗原文：http://www.cnblogs.com/zhtxwd/archive/2011/12/31/2309176.html 从D触发器的角度说明建立和保持时间. 上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S

关于建立保持时间的理解

Mr_dn的博客

07-06

192

我们可以看到输入D会经过一个反相器进入输入端，反相器是由两个mos管组成，具有一定的噪声容限，超出这个容限我们就认为其为亚稳态，所以需要保持输入的信号有效且稳定，但是为什么要需要有效且稳定一段时间（即建立时间和保持时间）因为从对于一个触发器来说，从输入到输出都是要经过一段的逻辑门，这中间必然会存在一定的延时，所以在输出没有稳定之前，我们需要保持输入的相对稳定，否则还是会出现亚稳态。至于为什么不满足建立时间或者保持时间就会出现亚稳态，我们首先需要了解一下D触发器的结构，最常用的就是边沿触发的D触发器。

d触发器建立鉴相网络

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05-11

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从与非门的真值表中可以看出，只有输入 A 和 B 都为 1 的情况下，输出才为 0，其他情况输出均为 1，结合到 PMOS 和 NMOS 的性质来看，对于输出为 0 的情况，NMOS 输入为 1 则导通也就是接地为 0，并且需要输入同时为 1，相当于把两个 NMOS 串联，而对于输出为 1 的情况，只要两个输入其中有一个为 0 则输出为 1，因此相当于把两个 PMOS 并联，于是得到了以下的逻辑门电路。在对称结构中，Q 的输出作为 Q' 的输入，同样 Q' 的输出作为 Q 的输入。这样输出就能稳定为 1。

D触发器时序图

hee67的博客

10-18

1万+

在网上找到了一个比较清楚描述D触发器时序的图片，对于理解D触发器的原理很有帮助。只在时钟的上升沿时，Q的状态才会发生变化。另外寄存器的 建立时间和保持时间 建立时间（setup time）是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T 就是建立时间Setup time。简而言之，时钟边沿触发前，要求数据必须存在一...

传输门、D 锁存器、D触发器、建立时间与保持时间

面朝大海

09-02

1万+

传输门、D 锁存器、D触发器、建立时间与保持时间

为什么D触发器需要建立时间与保持时间

谦豫

05-17

5045

为什么D触发器需要建立时间与保持时间定义 建立时间：时钟有效沿到来之前的某段时间内，数据必须稳定，这段时间称为建立时间，用Tsetup或者Tsu表示。保持时间：时钟有效沿到来之后的某段时间内，数据必须稳定，这段时间成为保持时间，用Thold或者Th表示。时序图如下为什么需要建立时间和保持时间从CMOS到建立时间和保持时间这篇文章里作者已经讲的很详细了，我就不再赘述锁存器的原理了，大家有疑问的话可以先去看看这篇文章，这里我只简单举例记录一下我个人对建立时间和保持时间的理解。我们从D触发器的门级电

建立时间和保持时间

Leo ICer的博客

01-05

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D触发器必须满足建立时间和保持时间，才能正常工作。在时钟上升沿出现之前，D的值都必须在一段指定的时间内保持稳定，否则D触发器无法正常工作。在时钟上升沿之前D需要保持稳定的最短时间称为建立时间。在时钟的上升沿之后的一段时间内，D的输入值也不允许改变，否则也会造成Q输出得不稳定，这个窗口被称为保持时间。 ...

[转+个人整理]从D触发器的逻辑结构说明建立时间和保持时间

weixin_30432579的博客

09-21

353

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不推荐在FPGA开发中使用带有使能端（CE）的D触发器

CqpFsharp的博客

09-19

490

然而，尽管D触发器的CE功能在某些情况下会有用，但在大多数情况下，不推荐使用带有CE的D触发器。总结而言，在大多数情况下，不推荐在FPGA开发中使用带有CE的D触发器。尽管带有CE的D触发器存在上述问题，但在某些情况下，它们仍然是有用的。然而，在一般的FPGA设计中，如果没有特定的需求，建议使用不带CE的D触发器。此外，带有CE的D触发器可能需要更多的资源（如LUT和寄存器），从而占用更多的FPGA资源。在上面的代码中，我们定义了一个名为DFF的模块，其中包含一个不带CE的D触发器。

带有CE引脚D触发器和不带CE引脚的D触发器有什么区别

m0_59337107的博客

08-22

240

后面需要搞清楚。

为啥建议不使用FPGA中D触发器的CE

qq_41305217的博客

07-22

314

这是一份A7的资料，可以看到CE的setup和hold时间远大于D pin的要求，因此使用CE会降低整块FPGA的时序。