Verilog MIPS32 CPU（四）-- RAM

最新推荐文章于 2023-09-11 14:02:12 发布

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原文链接：http://www.cnblogs.com/liutianchen/p/7616755.html

本文介绍使用Verilog实现MIPS32 CPU的RAM模块过程，包括RAM模块的输入输出定义、状态寄存器声明及数据写入逻辑，并展示了数据输出的赋值方式。

Verilog MIPS32 CPU（一）-- PC寄存器
Verilog MIPS32 CPU（二）-- Regfiles
Verilog MIPS32 CPU（三）-- ALU
Verilog MIPS32 CPU（四）-- RAM
Verilog MIPS32 CPU（五）-- CP0
Verilog MIPS32 CPU（六）-- MDU
Verilog MIPS32 CPU（七）-- DIV、DIVU
Verilog MIPS32 CPU（八）-- 控制器

module ram(
        input clk,
        input wena,
        input [8:0] addr,
        input [31:0] data_in,
        output [31:0] data_out
        );
    
    reg [31:0] state [0:512];
    always@(posedge clk) begin
        if(wena) begin
            if(addr!=0) state[addr]<=data_in;
        end
    end 

    assign data_out=state[addr];
endmodule