脉冲信号计算机组成,计算机组成汇总参考(二).docx

计算机组成汇总参考(二)

一、术语解释：汇总-仅供参考时钟频率：CPU的主频就是CPU中的主脉冲信号的时钟频率，是CPU时钟周期的倒数。CPI：表示执行指令所需的时钟周期数。对于一个程序或一台机器来说，其CPI指该程序或该机器指令集中的所有指令执行所用的平均时钟周期数，此时，CPI是一个平均值。时钟周期：计算机执行指令的过程被分成若干步骤和相应的动作来完成，每一步动作都要有相应的控制信号进行控制，这些控制信号何时发出、作用时间多长，都要有相应的定时信号进行同步。因此，CPU必须能够产生同步的时钟定时信号，也就是CPU的主脉冲信号，其宽度称为时钟周期。微程序描述方式：N6—P59微程序控制器设计借用程序设计思想，将每个周期所涉及的状态用只读存储器保存起来，执行到某条指令时，把这条指令对应的状态按序取出，转换为控制信号。优点：简化设计、灵活、易修改、易维护；缺点：速度慢。有限状态机描述方式有限状态机，又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。字段直接编码法：N6—P68将微指令分成若干字段，每个字段对包含的若干微命令编码。把互斥微命令组合在同一字段，相容微命令组合在不同字段。一条微指令中最多可同时发出的微命令个数就是字段数。虚拟存储技术：N4—P69所谓虚拟存储，就是把内存与外存有机的结合起来使用，从而得到一个容量很大的“内存”，这就称之为虚拟存储。Cache高速缓存：位于CPU内部或附近，用来存放当前要执行的局部程序段和数据用SRAM实现，速度可与CPU匹配，容量小(几MB)Cache是一种小容量高速缓冲存储器，它由SRAM组成。Cache直接制作在CPU芯片内，速度几乎与CPU一样快。程序运行时，CPU使用的一部分数据/指令会预先成批拷贝在Cache中，Cache的内容是主存储器中部分内容的映象。当CPU需要从内存读(写)数据或指令时，先检查Cache，若有，就直接从Cache中读取，而不用访问主存储器。动态存储器刷新刷新周期：从上次对整个存储器刷新结束到下次对整个存储器全部刷新一遍为止的时间间隔，为电容数据有效保存期的上限(64ms)。刷新方式：1、集中式，2、分散式，3、异步刷新。集中刷新：前一段时间正常读/写，后一段时间停止读/写，集中逐行刷新。特点：集中刷新时间长，不能正常读/写(死区)，很少使用。分散刷新：一个存储周期分为两段: 前一段用于正常读/写操作，后一段用于刷新操作。特点：不存在死区，但每个存储周期加长。很少使用。异步刷新：结合上述两种方式。以4096行为例，在64ms时间内必须轮流对每一行刷新一次，即每隔64ms/4096=15.625μs刷新一行。特点：结合前两种，效率高，用得较多。总线裁决：当多个设备需要使用总线进行通信时，采用某种策略选择一个设备使用总线。中断I/O方式当外设准备好时，便向CPU发中断请求，CPU响应后，中止现行程序的执行，转入一个“中断服务程序”进行输入/出操作，实现主机和外设接口之间的数据传送，并启动外设工作。“中断服务程序”执行完后，返回原被中止的程序断点处继续执行。此时，外设和CPU并行工作。多重中断在一个中断处理(即执行中断服务程序)过程中，若又有新的中断请求发生，而新中断优先级高于正在执行的中断，则应立即中止正在执行的中断服务程序，转取处理新的中断。这种情况为多重中断，也称中断嵌套。总线总线是连接两个或多个功能部件的一组共享的信息传输线，它的主要特征就是多个部件共享传输介质。一个部件发出的信号可以被连接到总线上的其他所有部件所接收。简答题简述单周期处理器的设计原则每条指令都在一个时钟周期内完成。时钟周期以最长的Load指令所花时间为准。无需加临时寄存器存放指令执行的中间结果。同一个功能部件不能重复使用。控制信号在整个指令执行过程中不变，所以控制器设计简单，只要写出指令和控制信号之间的真值表，就可以设计出控制器。简述数据的检、纠错过程中，比较的结果有哪几种情况没有检测到错误，得到的数据位直接传送出去。检测到差错，并可以纠错。数据位和比较结果一起送入纠错器，将正确数据位传送出去。检测到错误，但无法确认哪位出错，因而不能进行纠错处理，此时，报告出错情况。简述多周期处理器的设计原则每条指令分成多个阶段，每个阶段在一个时钟内完成不同指令包含的时钟个数不同。阶段的划分要均衡，每个阶段只能完成一个独立、简单的功能，如：一次ALU操作、一次存储器访问、一次寄存器存取需加临时寄存器存放指令执行的中间结果。同一个功能部件能在不同的时钟中被重复使用。可用有限状态机来表示指令执行流程，并以此设计控制器。简述指令格式的选择应遵循的几条基本原则应尽量短要有足够的操作码位数指令编码必须有唯一的解释，否则是不合法的指令指令字长应是字节的整数倍合理地选择地址字段的个数指令尽量规整