同步系统中多片ADC12D1000/1600

同步系统中多片ADC12D1000/1600

ADC12D1000/1600提供两种特性帮助用户同步一个系统中的多片ADC，分别为 AutoSync（自同步）和 DCLK Reset（数据时钟复位）。

AutoSync 是新特性，通过指定一片 Master （主）ADC和多片 Slave （从）ADC来同步系统中的所有ADC。 DCLK Reset 是早期第一代的解决方案，该功能默认是关闭的。

对于拥有多片 Master ADC与多片 Slave ADC的应用，可以用 AutoSync来同步每个 Master ADC与其对应的 Slave ADC，然后多片 Master ADC之间通过 DCLK Reset 来同步。

因为 AutoSync 相比较 DCLK Reset 拥有众多优点，所以本文主要介绍 AutoSync。

1.为什么DCLK不同步？

DCLK（数据时钟）是FCLK（采样时钟）的2分频或者4分频，这就导致DCLK的相位有随机性。为了同步DCLKs，有三个前提条件

1. FCLK必须同时到达每个ADC；
2. 每个DCLK必须由FCLK的相同的边沿生成；
3. ADC中每个DCLK的输出相位设置必须相同。

如 Figure 3所示，DCLK₁，DCLK₂，DCLK₃和DCLK₄是上电时同一个FCLK可能产生的四种相位的DCLK，每次上电产生的DCLK相位也不相同。每个ADC开始工作时，它的DCLK相位都有一个固有的不确定性。

因为每个ADC的DCLK不同步，所以FPGA很难正确捕获ADCs的数据，这就需要通过AytoSync来同步DCLKs和数据。

2.AutoSync概述

如 Figure 1.通过将Master ADC输出的RCLK（参考时钟）接到Slave ADC的RCLK输入端，可以将Slave DCLKs同步到Master DCLK。每个ADC可以提供两个参考时钟输出：RCOut1与RCOut2。

AutoSync 相比较 DCLK Reset 的优点如下表

2.1.AutoSync 配置

AutoSync可以根据系统需求被配置成二叉树如Figure 7，菊花链如Figure 8，外部源（independently
sourced）如Figure 9。如果RCLK是外部输入的，则RCLK必须与FCLK同源，即相位关系固定。

参考文献

链接: snaa073g.pdf.