Book Review of Dynamics of Software Development--Don't flip the bozo bit

在编写软件工作中,人们听到批评或他人优秀等话语时,会产生防卫心理和相互排斥两种现象。防卫心理使部分人无法正确判断信息,相互排斥会导致团队人际关系恶性循环。领导者应加强团队正面沟通能力,让成员虚心接受意见。
当一个人听到诸如批评或是别人比较优秀等不顺耳的话时,通常会产生下面两种心理现象:
第一种心理现象是防卫心理,接受信息的人无法忍受别人的批评。在编写软件的工作中需要很多的情绪
和创意投入,写出来的代码就像是自己心血的结晶,有一份特殊的情感,当别人对产品的意见往往会听起来像是讽刺,总觉得不顺耳。善于思考的人在三思之后,会将自我的主观意识排除,然后接受信息的真实内涵。不懂思考的人不但不会向别人请教,反而会在别人好意提供信息时防卫过度,而导致正面的冲突,所以无法对信息作出正确的判断。
第二种心理现象是相互排斥。如果向别人提出建议,但对方却因为恐惧或其他负面情绪而排斥,久而久之,这位好意的建议人就会认定对方是无法沟通的笨蛋。团队中有人无法沟通是极危险的事情,这会导致团体中人际关系的恶性循环,对团体能力造成几乎无法弥补的伤害。

所以领导者就要加强团队里每个人正面的沟通能力,使大家能够虚心接受别人的意见。
### RS触发器(RS Flip - Flops) RS触发器是一种基本的双稳态电路,有两个输入(R和S)和两个互补输出(Q和$\overline{Q}$)。其特性方程为: - 当$S = 1$,$R = 0$时,$Q^{n + 1} = 1$,即置位状态,使输出$Q$为高电平。 - 当$S = 0$,$R = 1$时,$Q^{n + 1} = 0$,即复位状态,使输出$Q$为低电平。 - 当$S = 0$,$R = 0$时,$Q^{n + 1} = Q^{n}$,保持原状态不变。 - 当$S = 1$,$R = 1$时,输出状态不确定,这种情况在实际应用中应避免。 以下是一个简单的Verilog代码示例来实现RS触发器: ```verilog module rs_flip_flop( input wire R, input wire S, output reg Q, output wire Q_bar ); assign Q_bar = ~Q; always @(*) begin if (S == 1 && R == 0) Q = 1; else if (S == 0 && R == 1) Q = 0; else if (S == 0 && R == 0) Q = Q; else Q = 1'bx; // 不确定状态 end endmodule ``` ### D触发器(D Flip - Flops) D触发器只有一个数据输入(D)和一个时钟输入(clk),其输出(Q)在时钟信号的有效边沿(上升沿或下降沿)将输入数据D保存下来。特性方程为$Q^{n + 1} = D$。 Verilog代码示例: ```verilog module d_flip_flop( input wire clk, input wire D, output reg Q ); always @(posedge clk) begin Q <= D; end endmodule ``` ### JK触发器(JK Flip - Flops) JK触发器有两个输入(J和K)和一个时钟输入(clk),它是对RS触发器的改进,消除了RS触发器中$S = 1$,$R = 1$时的不确定状态。其特性如下: - 当$J = 0$,$K = 0$时,$Q^{n + 1} = Q^{n}$,保持原状态。 - 当$J = 0$,$K = 1$时,$Q^{n + 1} = 0$,复位状态。 - 当$J = 1$,$K = 0$时,$Q^{n + 1} = 1$,置位状态。 - 当$J = 1$,$K = 1$时,$Q^{n + 1} = \overline{Q^{n}}$,翻转状态。 Verilog代码示例: ```verilog module jk_flip_flop( input wire clk, input wire J, input wire K, output reg Q ); always @(posedge clk) begin if (J == 0 && K == 0) Q <= Q; else if (J == 0 && K == 1) Q <= 0; else if (J == 1 && K == 0) Q <= 1; else if (J == 1 && K == 1) Q <= ~Q; end endmodule ```
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