<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/wallc</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; wallc]]></copyright><item><title><![CDATA[边沿检测&门控时钟]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/73310012</link><guid>https://blog.youkuaiyun.com/wallc/article/details/73310012</guid><author>wallc</author><pubDate>Thu, 15 Jun 2017 23:30:14 +0800</pubDate><description><![CDATA[边沿检测
  
  输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下： 
   
  基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器的输入端，因为D触发器之间有一个时钟的时间延迟，因此取两个D触发器之间的信号（命名为dly1）和后一个D触发器的输出（命名为dly2），如果时钟是上升的，那么第一个D触发器输出（即dly1）]]></description><category></category></item><item><title><![CDATA[门控时钟]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/73294779</link><guid>https://blog.youkuaiyun.com/wallc/article/details/73294779</guid><author>wallc</author><pubDate>Thu, 15 Jun 2017 17:55:03 +0800</pubDate><description><![CDATA[ASIC中使用门控时钟来降低功耗，避免不必要的时钟翻转。但是FPGA存在专用时钟网络，低功耗也不是必须，门控时钟也会导致毛刺等现象。 
 使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换取时钟同步： 
 
  当gated clock之后的触发器太多时，synplify不可能完全同步gated clock。fixed的结果可以在log中查到。]]></description><category></category></item><item><title><![CDATA[GPIO]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/73275378</link><guid>https://blog.youkuaiyun.com/wallc/article/details/73275378</guid><author>wallc</author><pubDate>Thu, 15 Jun 2017 10:27:22 +0800</pubDate><description><![CDATA[拥有APB接口的GPIO模块module gio(
input wire PCLK,
input wire PRESETn,
input wire PSEL,
input wire[11:0] PADDR,
input wire PENABLE,
input wire PWRITE,
input wire[31:0] PWDATA,
output wire [31:0] PRDATA,
input]]></description><category></category></item><item><title><![CDATA[定点乘法技术]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72695515</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72695515</guid><author>wallc</author><pubDate>Wed, 24 May 2017 19:00:23 +0800</pubDate><description><![CDATA[简单的并行乘法 
一个黑点表示一个bit位，一行黑点表示一个部分积。无符号数不考虑符号扩展。 
可见，部分积压缩将产生多级延迟。Booth算法Booth算法对乘数进行编码，以其到达减少部分积深度的目的。基2Booth算法 
（修改：N=>N-1） 
有无符号形成统一，但逻辑深度并未减少。基4Booth算法有符号数乘法时：无符号数乘法可视为首位为0的有符号数处理，有无符号完成统一。上式中A为偶数项。若]]></description><category></category></item><item><title><![CDATA[定点加法技术]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72675170</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72675170</guid><author>wallc</author><pubDate>Wed, 24 May 2017 16:50:23 +0800</pubDate><description><![CDATA[基本加法电路1.Half-Adder半加器(HA)，又称(2,2)计数器。 
2.Full-Adder全加器(FA)，又称(3,2)计数器。 
3.(m，k)计数器又称单bit加法器，所有输入同权。 
当k=2 时，又称之为(m，2)压缩器。 
4.计数器构造相等硬件消耗下，好的构造有更低的进位传播延迟，计算速度更快。 
下图，线性进位传播有4 级，树形仅为3 级。 
常用加法电路相比单bit加法，]]></description><category></category></item><item><title><![CDATA[IEEE-754标准]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72674712</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72674712</guid><author>wallc</author><pubDate>Wed, 24 May 2017 11:22:30 +0800</pubDate><description><![CDATA[历史
  IEEE-754标准的主要起草者是来自UCB的数学教授William Kahan.。他帮助Intel设计完成了8087浮点运算单元(FPU)。由于设计的浮点标准是如此的出色，使得IEEE将此标准作为IEEE浮点格式的基础。 
  为了浮点数据处理对于硬件、软件或者两者的结合都能产生独立的结果，不受平台的影响，IEEE为执行浮点运算提供了一个统一标准，其规定了浮点数的表示格式、操作方式、舍入]]></description><category></category></item><item><title><![CDATA[计算机体系结构-摘要]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72630766</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72630766</guid><author>wallc</author><pubDate>Tue, 23 May 2017 18:25:13 +0800</pubDate><description><![CDATA[历史起源 
记忆：普林斯顿共享，哈佛分开（道生一，一生二）简单RISC标准五级流水
  IF
  ID
  EX
  MEM
  WB流水线相关、阻塞
数据相关：使用同一个寄存器引起的相关  
前递技术（RAW）
静态调度（编译时）
控制相关：与PC有关的相关 
结构相关：资源冲突，多条指令同时使用一个功能部件
动态调度
译码阶段分为：发射：指令译码，检查结构相关，有序发射 
引入 保留站 =寄存器]]></description><category></category></item><item><title><![CDATA[分频电路-verilog]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72582089</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72582089</guid><author>wallc</author><pubDate>Sat, 20 May 2017 17:05:59 +0800</pubDate><description><![CDATA[1. 2分频module div_2(clk,rst,out);
input clk,rst;
output out;reg q;
always@(posedge clk or negedge rst)
    if(!rst)
        q<=1'b0;
    else
        q<=~q;
assign out=q;
endmodule2. 偶数分频module div_8 (c]]></description><category></category></item><item><title><![CDATA[两种状态机]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72410017</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72410017</guid><author>wallc</author><pubDate>Wed, 17 May 2017 16:49:42 +0800</pubDate><description><![CDATA[状态机分为moore型和mealy型两种。 
差别在于前者的输出单纯由寄存的状态决定，后者的输出由输入和状态输出同时决定。1.Moore 型output=f(state)output=f(state)   
nextstate=f(input,state) nextstate=f(input,state)   图片截取网络
2.Mealy 型output=f(input,state)output=f]]></description><category></category></item><item><title><![CDATA[Verilog与VHDL的一些比较]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72353647</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72353647</guid><author>wallc</author><pubDate>Tue, 16 May 2017 21:55:02 +0800</pubDate><description><![CDATA[1.列表
  verilog
  VHDL  `include
  LIBRARY IEEE
  module
  ENTITY
  
  architecture
  process
  always
  wire/reg
  signal
  assign
  <=
  =阻塞-组合逻辑
  
  <=非阻塞-时序逻辑
  
  clk’event and clk= ‘1’
  posedge]]></description><category></category></item><item><title><![CDATA[16-17年度工作总结]]></title><link>https://blog.youkuaiyun.com/wallc/article/details/72286308</link><guid>https://blog.youkuaiyun.com/wallc/article/details/72286308</guid><author>wallc</author><pubDate>Tue, 16 May 2017 14:58:15 +0800</pubDate><description><![CDATA[一年工作总结
方向：FPGA原型验证
内容：synplify、vivado、DS5
语言：verilog、C、VHDL、shell
相关：AMBA、SOC、ARM、FPGA
业余：python
1.   FPGA原型验证将RTL的FPGA分支综合实现下载至FPGA，通过JTAG端口连接，使用DS5搭建工程，编写C用例来测试验证系统的部分功能。
替换RTL中相应的FPGA分支，比如可类推RAM、门控时]]></description><category></category></item></channel></rss>