在Quartus-II 用门电路设计一个D触发器,并进行仿真，时序波形验证

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本文详细介绍了如何在Quartus-II环境中，通过门电路、方框文件和Verilog语言设计D触发器，并进行时序仿真验证。从新建工程到编辑波形，再到编译和查看电路图，每一步都提供了清晰的操作指南。

一.设计D触发器，进行仿真验证
1.新建工程
点击file->New Project Wizard…
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2、创建原理图
点击file->New->Block Diagram/Schematic File
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输入nand2，右边会出现对应的两输入的与非门，依次添加4个与门nand2和1个非门not
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通过工具栏的输入输出工具，以及连线工具设计出如下图
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保存电路图

启动分析与综合，编译原理图文件
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3、创建vwm格式波形文件
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w_pig
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Quartus ii 关于波形仿真
wsmslgdr的博客
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一.点击File,点击new， 点击上图的蓝色部分，然后一直OK，出现如下界面 然后执行【File\Save As …】菜单命令，将其另存为add1a.vwf文件。采用执行【Edit/Insert/Insert Nodeor Bus】菜单命令，得到下图 点击红框部分，得到下图，对下图进行点击【Flier】下拉菜单选取【Pins:all】；点击【List】按钮显示找到的节点；点击【>>...
利用Quartus-II进行仿真实验
qqq080的博客
03-30 1万+
目录一、 实验目的：在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证。 实验环境：Quartus-II安装 参考资料：使用 一、
数字电路基础与Quartus入门
m0_70557820的博客
11-11 2735
直接用门电路设计，比较简单，容易理解，但是一旦设计图复杂，就非常难以理解了，且操作步骤多。而调用D触发器十分方便，但对其内部结构理解不多。使用Verilog语言在遇到比较复杂的电路图时处理起来会更容易。
第3章 使用门电路搭建触发器
booksyhay的专栏
09-07 6656
先使用或非门搭建一个反馈电路： 电路的特点： 使用2个或非门。或非门的特点是，有一个输入为1，则输出为0. 当A和B都为1时，X和Y的输出都是0 当A为1、B为0时：X为0，Y为1； 当A为0、B为1时，X为1，Y为0； 当AB都为0时，X和Y的状态不确定。实际上，也不是随机值，而是上一次的值。因为A和B变为0时，不影响或非门的输出，也就不影响X和Y的状态。这种电路就具备 了“记忆...
Quartus实现D触发器及时序仿真
m0_46145395的博客
04-06 3454
目录一、D触发器的简介二、 Quartus-II设计D触发器并验证三、Quartus-II调用D触发器并验证四、Quartus-II中用Verilog语言设计D触发器并验证 一、D触发器的简介 D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 D触发器有集成触发器
利用quartus II自带的仿真工具进行简单的波形仿真
qq_29030873的博客
04-10 5072
利用quartus II自带的仿真工具进行简单的波形仿真 按照常规程序点击Run Functional Simulation后出现错误，猜测可能是未选择正确的仿真工具，因为这里可能默认的仿真工具是modelsim，而不是内置的仿真工具 以下方式参考百度经验 1、直接关掉窗口； 重新打开工程文件夹，发现多出了simulation子文件夹，下面还有子文件夹qism 2、回到工程串口，点击tool 下的launch simulation library compiler，按照下图进行配置，配置完成后
【FPGA】在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证
weixin_47593895的博客
03-15 1976
文章目录一.门电路设计D触发器，进行仿真验证1.新建工程2.创建原理图文件3.创建vwm格式波形文件二.调用D触发器，进行仿真验证1.新建工程2.创建方框文件3.编译原理图文件，查看硬件电路图4.创建vwm格式波形文件及时序仿真四.参考链接 D触发器 ​ D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 ​ 因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用
Quartus中运用多种方式设计一个D触发器，并进行仿真，时序波形验证
qq_52215423的博客
11-14 3828
Quartus中运用多种方式设计一个D触发器，并进行仿真，时序波形验证
Quartus设计D触发器并进行仿真观察时序波形
风起鹤归
11-14 3520
总结：通过三种方式实现D触发器及时序仿真的过程，可以发现D触发器的基本功能是在复位信号为1的时候，CLK的上升沿会引起Q值的变化。打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
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Quartus-II使用教程---图形输入.rar_Quartus-II_quartus_quartus ii教程
09-23
在Quartus-II中启动图形输入，用户可以通过选择"File" -> "New" -> "Schematic"来创建一个新的原理图文件。接着，从元件库中选择所需的逻辑元件并将其放置在工作区，然后通过绘制线条连接这些元件，形成完整的逻辑...
在QuartusII仿真中输入激励波形数据
09-03
在fpga的设计仿真中，我们需要输入测试数据，当量小的时候我们可以手动输入，当当处理的量多时，我们可以使用其它方法
Quartus使用基础——D触发器仿真与时序波形验证
quickefficient的博客
03-30 2757
Quartus使用基础——D触发器仿真与时序波形验证一、D触发器——门电路设计1.1 新建文件夹1.2 创建工程1.3 门电路设计D触发器二、D触发器——直接调用三、D触发器——Verilog语言四、参考资料 一、D触发器——门电路设计 1.1 新建文件夹 一般新建文件夹有doc、par、rtl、sim四个 doc：一般存放工程相关的文档，包括该项目用到的datasheet（数据手册）、设计方案等。 par：主要存放工程文件和使用到的一些IP文件 rtl：主要存放工程的rtl代码，这是工程的核心，文件名与
Quartus II 13.0波形仿真
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无人赴约
03-14 8万+
之前一直找不到关于Quartus II 13.0的波形仿真，然后百度的都是说quartus ii 9.0之后的版本就没有这个功能了，只能再下一个modelsim之类的仿真软件进行波形仿真。但是后来偶然看到了chaichai-icon大佬的Quartus II 13.0sp1 (64-bit)使用教程，发现不需要另下其他的软件也能够完成仿真。 于是我又查阅了一些网络上的资料，基本说法是Quartus...
Quartus II v6.0 的波形仿真器
Builder的空间
03-26 4865
      用Quartus II v6.0 的波形仿真器仿真模块内部信号，有时候总会出现错误的结果。非常简单的逻辑，也是仿真结果不对，反复检查代码，实在找不出哪个地方不对。被这个事困饶挺久了。有点怀疑Quartus的仿真部分有问题，使用外部EDA工具ModelSim来做仿真，也是一样的结果。最后，干脆在ModelSim新建项目，整个代码都使用ModelSim来编译和仿真，居然结果就对了！看来，应
Quartus II 9.0 (32-Bit)中自带仿真工具进行波形仿真（解决输出波形没变化）
m0_65094685的博客
04-10 2996
首先自行设置输入波形长什么样子（即input的波形自己定义）勾选上这个选项，然后在进行仿真就可以了！
初步学习使用Quartus-ii波形仿真
qq_43643118的博客
03-29 1万+
在Quartus-ii中实现数字电路的仿真一、前期二、门电路设计触发器实验三、直接调用触发器实验四、总结 一、前期 数字电路 用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。从整体上看，数字电路可以分为组合逻辑电路和时序逻辑电路两大类。 其中组合逻辑电路简称组合电路，由最基本的逻辑门电路组合而成，没有记忆功能，输出状态随着输入状态的变化而变化；时序逻辑电路简称时序电路，由最基本的逻辑门电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有
Quartus-II 三种方式进行D触发器仿真
junseven164的博客
03-13 3033
如愿一、Quartus-II1.1 介绍1.2 使用版本1.3 安装教程二、Modelsim2.1 介绍2.2 主要特点2.3 使用版本2.4 安装教程三、D触发器3.1 结构3.2 工作原理3.3 功能表四、D触发器原理图并仿真五、调用D触发器仿真六、verilog实现D触发器七、总结八、参考 一、Quartus-II 1.1 介绍 Quartus II 是Altera公司推出的综合性CPLD/FPGA开发软件，软件支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware
ModelSim仿真Quartus II的VHDL文件(画波形)
m0_56283131的博客
10-25 3436
好久不见！这次本不会更新的，有位同学问我这个Quartus编写的VHDL怎么在MOdelSim中仿真画出波形，Quartus中是可以仿真的，但是老师让我们下了这两软件，且我们学的书叫《EDA技术与VHDL基础》。刚开始也是懵，网上找一下午都是Verilog HDL语言的，还要编写什么仿真文件，虽然可以自动生成，但只是模板，而且都是Verilog HDL的，加上老师都看了很多，终于摸索出来了一下步骤，绝对OK！！！与其去看懂怎么写仿真文件后调用ModelSim，不如和我一起走一遍，你就会了。
一步一步学做一个CPU——3，用QuartusII通过原理图完成与门电路设计
04-10 1万+
打开QuartusII软件，程序主界面如下： 1， 新建一个工程 点击File——>New Project Wizard，打开创建新工程向导，这里你将完成工程的基本设定选项。 1， Project name and directory——工程的名称与目录 2， Name of the top-level design entity——顶层设计实体的名称 3， Project files and libraries——项目文件与库 4， Target device family and
在Quartus中怎么用D触发器制作一个2分频电路，并进行波形仿真
最新发布
05-01
<think>好的，我现在需要帮助用户了解如何在Quartus中使用D触发器设计2分频电路并进行波形仿真。首先，我得回想一下用户提到的引用内容，特别是引用[2]中提到的四分频电路使用两个D触发器级联实现，而二分频是基础。用户现在需要的是二分频的具体步骤。 用户可能对Quartus的基本操作不太熟悉，所以步骤要详细。首先，创建项目是必须的，包括选择正确的设备和设置项目路径。然后设计D触发器电路，这里需要明确用户是要用门电路自己搭建，还是直接调用现有的D触发器元件。根据引用[1]中的任务，用户可能需要自己用门电路设计，但用户的问题可能更倾向于直接调用，因为更简单。不过需要确认。 接下来，设计二分频电路。根据引用[2]，二分频的原理是每个时钟脉冲翻转一次Q端输出，所以需要将D触发器的反向输出Q非连接到D输入端。这样每个时钟上升沿到来时，Q会取反，实现二分频。 然后进行编译，检查是否有错误。之后是创建波形文件，添加时钟信号和Q输出，设置合适的仿真时间，比如几个时钟周期，以便观察波形。运行仿真后，需要验证Q的输出频率是否是时钟的一半，即周期是两倍。例如，如果时钟周期是20ns，Q的周期应该是40ns。 可能遇到的问题包括连接错误，比如没有正确连接Q非到D，或者仿真设置不正确。需要提醒用户检查这些点。另外，用户可能还想知道如何扩展到四分频，但当前问题只涉及二分频，所以可以在相关问题中提到。 还需要考虑用户是否需要Verilog代码的方式，但根据用户问题，他们可能更关注原理图设计。不过引用[1]中也提到用Verilog实现，或许在相关问题中可以建议比较不同方法的优缺点。 最后，生成相关问题，帮助用户深入理解，比如性能分析、优化方法或应用场景，但需要结合分频电路的具体情况，例如如何进一步优化电路，或者分频在实际中的应用，如时钟分频在数字系统中的作用。</think>以下是在Quartus中使用D触发器设计2分频电路并进行波形仿真的详细步骤： ### 一、创建Quartus工程 1. 打开Quartus Prime → File → New Project Wizard 2. 设置工程路径/名称（如：div2_freq） 3. 选择器件型号（如Cyclone IV EP4CE115F29C7） 4. 完成工程创建 ### 二、设计二分频电路 #### 方案1：原理图设计 1. 新建原理图文件（File → New → Block Diagram/Schematic File） 2. 添加元件： - 符号库搜索"D Flip-Flop"（推荐使用DFF元件primitives/storage/dff） - 添加反相器（NOT Gate） 3. 连接电路： ``` CLK → DFF.clk Q̅（Q非） → DFF.d Q → 输出 ``` $$ f_{out} = \frac{f_{clk}}{2} $$ #### 方案2：Verilog实现（对比参考） ```verilog module div2( input clk, output reg q ); always @(posedge clk) begin q <= ~q; end endmodule ``` ### 三、波形仿真步骤 1. 新建波形文件：File → New → University Program VWF 2. 添加信号： - 右键Insert → Insert Node or Bus → Node Finder → List → 添加clk和q 3. 设置时钟： - 选中clk → 右键Value → Clock → 设置周期（如20ns） 4. 设置仿真时间：Edit → End Time → 设置100ns 5. 保存文件（div2.vwf） ### 四、仿真验证 1. 运行仿真：Processing → Start Simulation 2. 正确波形特征： - q信号每2个时钟周期完成1次完整方波 - 频率是时钟信号的1/2 - 时序关系满足：$$ t_{q\_rise} = t_{clk\_rise} + t_{pd} $$ （tpd为触发器传输延迟）[^2] ### 五、常见问题排查 1. 无波形输出：检查电源/地线连接，确认D触发器已正确供电 2. 输出不翻转：测量Q到D的反向连接是否通路 3. 时序不满足：在Assignment → Settings → Timing Requirements中设置时钟约束
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