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记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了SystemVerilog手册和使用不同EDA工具进行验证，才慢慢接受了。结论是：SystemVerilog disable block_name或task时，会把hierarchy一致的block_name或task的线程都停掉。

记录个在写SystemVerilog随机约束时遇到的一个小坑，如果没有认真去查看随机结果是否符合预期，还真不容易发现。

断言是对设计属性的描述：如果在仿真中检查的属性没有按照我们期望的方式运行，则断言失败；如果在仿真中出现了在设计中禁止发生的行为属性，则断言失败；

Interface Class是在SystemVerilog 2012版本中引入的，但目前在验证中几乎很少采用，大多数验证工程师要么不知道它，要么没有看到使用它的任何好处，这使得Interface Class成为一个未被充分使用和不被重视的特性。本文将举两个Interface Class的使用例子，在这些例子中，Interface Class提高了验证环境的灵活性和质量，同时进一步提高了其可维护性和可调试性。

本文介绍SystemVerilog中inside的匹配规则

本文介绍SystemVerilog中数组内置函数sum()的一个注意点

本文旨在帮助大家降低在编码过程中写出低性能和耗内存的概率。

本文讲一下SystemVerilog的time slot里的regions以及events的调度，这一块是理解SystemVerilog语言调度机制的重点和难点。

本文介绍Systemverilog中的function in constraints以及使用注意事项。

本文章讲解在systemverilog中，driving strength(驱动强度)如何对net类型的建模更加精确。

本文记录了systemverilog中随机数生成的一些笔记。

本文记录了Systemverilog中Assertions的一些知识点。

本文记录了Systemverilog中interprocess间synchronization和communication。

本文记录了Systemverilog中Clocking blocks的一些用法

本文记录了Systemverilog中operators和expression的一些知识点。

本文记录了systemverilog中processes的知识点。

本文记录systemverilog中array类型。

本文整理了systemverilog里关于data type的一些记录

本文整理了几个systemverilog语言里class的知识点

本文讲述了systemverilog语言中覆盖率的计算方式，以及覆盖率收集和合并方式

随机数和赋值位宽转换

芯片验证与systemverilog

1、何为断言，有何作用 断言是一种描述性语言，用于描述设计的属性(property)，可以完美地描述时序相关的状况。如果允许的设计属性不符合我们的期望，则断言失败；如果被禁止的设计属性发生，则断言失败。属性可以从设计的功能描述中推知，并被转换为断言(SVA)。断言通常又被成为监视器或检验器。