FPGAmaster的博客

本篇文章将介绍如何通过AD9361发射QPSK信号以及纯verilog代码实现和讲解。QPSK (Quadrature Phase Shift Keying) 是一种广泛使用的数字调制方式，它通过改变载波的相位来传输数据。QPSK 实现 IQ 调制解调的基本原理包括以下几个方面：1. 基本概念I 和 Q 分量：QPSK 使用两个正交的载波，即相差90度的两个信号，称为 I（同相）分量和 Q（正交）分量。相位变化：QPSK 通过改变载波信号的相位来表示数据，每个符号可以表示两个比特（00、01、10

基于 FPGA 和 AD9361 实现 FM 数字调制与解调的原理如下:FM 数字调制:利用 FPGA 逻辑电路生成正弦波载波信号。根据输入的数字信号,动态调整载波信号的频率。这就实现了FM调制。将调制后的信号输入到 AD9361 的 TX 端,进行模拟上变频和放大.FM 数字解调:AD9361 的 RX 端接收 FM 调制信号,完成下变频和数字化。FPGA 接收 AD9361 输出的数字 FM 信号,采用频率判决或相位锁定环等方式实现FM解调。从解调后的数字信号中提取出原始的输入数据

因最近客户需求，用纯PL实现AD9361的数字信号调制解调，于是就把各种数字调制都在AD9361上都实现了一遍。优点就是：既可以在zynq系列上配置9361，也可以在纯FPGA系列配置9361。并且理解起来比较简单！！！制作不易，记得三连哦，给我动力，持续更新中！！！

本篇文章将介绍如何通过AD9361发射FSK信号以及纯verilog代码实现和讲解。

直接把刚刚生成的配置dat文件，导入我写好的matlab代码中，即可生成rom配置文件（1）然后打开cos.m转换文件把这个输入的文件名，改为你自己的文件即可（2）然后点击转换（3）转换完成输出cos表示转化完成，然后在当前路径下会生成一个AD9361.coe的文件，替换掉工程里的即可，然后重新编译生成bit文件，下载到FPGA 即可。

因为ADI官方，只提供了利用软件（SDK）和硬件平台(vivado）去配置AD936x，但是在一些工程中，这种方法很难去应用到实际的项目中，所以给大家介绍一个纯硬件配置AD936x的一个详细教程。我用的是zedboard+ad9361，和我的硬件一样的伙伴，可以完全按照我的步骤进行，FPGA芯片为zynq7020的应该也可以。这个系列我已经写完了很久了，但是还要很多小伙伴不知道这个系列连接在哪，这章我给大家总结一个配置ad9361的学习目录，让大家跟好的学习和配置9361.这便是我最大的幸运！

因最近公司需要，借此机会和大家一起学习AD9361制作不易，记得三连哦，给我动力，持续更新!因为ADI官方，只提供了利用软件（SDK）和硬件平台(vivado）去配置AD936x，但是在一些工程中，这种方法很难去应用到实际的项目中，所以给大家介绍一个纯硬件配置AD936x的一个详细教程。因为是手把手教程，所以有些大佬不要嫌麻烦。同时后期会更新工程上的项目设计。废话不多说了，直接进入主题！和我一起学习神秘而又神奇AD936x吧！少年！

在上一章节中，我们使用了 Analog Devices 公司提供的 AD936X Evaluation Software 软件生成了一个寄存器配置的脚本文件，命名为 trans.cfg，其中包含了许多寄存器的配置参数。然而.cfg格式的脚本只能在ADI提供的iio中使用，这个文件并不能直接在 FPGA 工程中调用，因为它的格式与我们需要的函数形式不匹配，需要对文件格式进行修改，将其转换为函数的形式。手动一行一行地修改显然是不可行的，因为配置文件非常庞大，修改起来非常费时费力。因此，我们需要找出配置文件的规律

因最近公司需要，借此机会和大家一起学习制作不易，记得三连哦，给我动力，持续更新!因为ADI官方，只提供了利用软件（SDK）和硬件平台（vivado）去配置AD9361，但是在一些工程中，这种方法很难去应用到实际的项目中，所以给大家介绍一个纯硬件配置ad9361的一个详细教程。因为是手把手教程，所以有些大佬不要嫌麻烦。同时后期会更新工程上的项目设计。废话不多说了，直接进入主题！和我一起学习神秘而又神奇ad9361吧！少年！

AD9361中SPI的设计和讲解，SPI总线为AD9361的所有数字控制提供机制。每个SPI寄存器为8位宽，每个寄存器包含控制位、状态监视器或控制器件所有功能的其他设置。

双总线全双工LVDS模式通过写入SPI寄存器来启用。在这种模式下，P0和P1都作为LVDS信号使能，数据总线(D[11:0])被分成独立的子总线(RX_D[5:0]和TX_D[5:0])。每个子总线同时工作，允许BBP和AD9361之间的发送和接收数据全双工。传输数据(TX_D[5:0])、FB_CLK和TX_FRAME由BBP驱动，使得FB_CLK之间的建立和保持时间。

因最近公司需要，借此机会和大家一起学习AD9361制作不易，记得三连哦，给我动力，持续更新!AD9361数据路径在低电压差分信号(LVDS)模式(ANSI-644兼容)下的操作。AD9361数据路径接口使用并行数据总线(P0和P1)在AD9361和BBP之间传输数据样本。总线传输使用简单的硬件握手信令进行控制。在LVDS模式下，两个总线都是差分信号。AD9361LVDS接口便于连接具有LVDS功能的定制Asic和Fpga。