面试时你需要问HR什么问题?

本文提供了面试中应关注的问题类型,建议多询问与职位相关的职责和公司需求,避免过多提问薪资福利等个人中心问题。同时,文章也分享了薪酬谈判策略,包括先报价的锚定效应和准备三个报价的方法。

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 与职位相关的问题要多问,如:

  1、我知道该职位的首要职责,但公司有没有其他的要求?

  2、我的专长是XX,请问XX部门在公司占有什么样的位置?

 6、面试之后的安排都是什么,您会在什么时候做出决定?

  以自我为中心的问题少问,如:

  1、贵公司是做什么的?

       2、公司的工作时长,每周工作几天?每天的上班时间?晚上会加班到几点?

  2、该职位月薪多少,公司的福利有哪些?五险一金,补充公积金等 

  3、公司有没有对员工的电脑进行网络监控以及网络限制?

  4、我进入公司多长时间才会有晋升的机会?

  5、如果对职位不够满意,可以申请内部调岗吗?

11.公司的加班制度是怎么样的?公司福利有哪些呢?比如年假啊?之类的。

8.请问我入职之后是维护老项目呢?还是开发新项目?

9.请问我所应聘的岗位的部门有多少人?是怎么分工的?我的核心工作是什么?

 

面试谈薪水:

先报价,一个锚定效应。

做好市场研究,准备出3个数,

聚焦一个目标,

工资是一个福利体系。

<think>好的,我现在需要回答关于面试硬件工程师需要准备什么以及HR可能会问题。首先,我得从技术准备和HR问题两方面来考虑。 技术准备方面,硬件工程师的基础知识很重要,比如数字电路、模拟电路、信号处理、微处理器等。还有EDA工具的使用,如Cadence、Altium Designer,以及编程能力,比如Verilog、VHDL和C语言。项目经验也是重点,需要准备好介绍自己做过的项目,包括遇到的挑战和解决方案。此外,常见技术问题比如PCB设计注意事项、信号完整性、电源管理、EMC/EMI问题处理等也需要复习。 然后是HR可能的问题,通常会涉及职业规划、团队合作、抗压能力、离职原因、优缺点等。需要结合自身经历,用STAR法则来回答行为面试问题。比如“描述一次团队冲突的处理”或者“如何应对项目延期”。 另外,还要了解应聘公司的业务和技术方向,比如如果是通信设备公司,可能需要准备射频相关的知识;如果是消费电子,则要关注电源管理和低功耗设计。 可能还需要准备一些动手测试,比如现场设计电路或分析问题。因此,复习基本的电路设计和分析能力是必要的。 最后,面试礼仪和沟通能力也不能忽视,要清晰表达技术细节,同展示团队合作精神。需要提前模拟面试,练习表达项目经验和解决问题的方法。</think># 面试硬件工程师需要准备的内容 ### 一、技术准备 1. **基础知识** - 数字电路(组合逻辑/序逻辑/状态机设计) - 模拟电路(放大器/滤波器/ADC/DAC原理) - 信号完整性(阻抗匹配/串扰/抖动分析) - 常用通信协议(I2C/SPI/UART/PCIe) - 微处理器架构(ARM/RISC-V等) 2. **工具技能** ```python # 示例:FPGA开发流程(伪代码表示) def fpga_design_flow(): requirements = "明确功能需求" simulation = "使用Modelsim进行逻辑仿真" synthesis = "通过Xilinx Vivado综合" timing_analysis = "检查序约束" return "烧录到FPGA验证" ``` - EDA工具:Cadence Allegro、Altium Designer - 仿真工具:LTspice、PSpice - 编程语言:Verilog/VHDL、Python(自动化脚本) 3. **项目经验** 需准备3-5个完整项目,建议按以下结构描述: ```markdown - 项目名称:工业控制器硬件设计 - 周期:2022.03-2023.01 - 职责: 1. 完成4层PCB Layout 2. 解决DDR4信号完整性问题 3. 通过EMC Class B认证 - 难点:降低电源纹波至50mV以下 ``` ### 二、HR常见问题 1. **行为类问题** - "描述一次失败的项目经历" - "如何处理与PCB厂家的纠纷" 2. **职业发展类** - "未来3-5年职业规划" - "为何选择我们而非芯片原厂" 3. **情景模拟** - "如果项目进度delay两周怎么办" - "当设计规格频繁变更如何应对" ### 三、公司调研 1. 研究目标企业的: - 主要产品线(如华为基站/大疆飞控) - 技术路线(ARM架构/国产化替代) - 行业地位(市场份额/专利布局) # 典型技术问题示例 **问题:如何解决高速信号反射问题?** **解答:** 1. 使用阻抗匹配(源端串联/终端并联) 2. 控制走线长度(序匹配) 3. 添加预加重/均衡 4. 选择合适板材(如罗杰斯4350) ```verilog // 示例:DDR3控制器部分代码 module ddr3_controller( input wire clk, input wire rst_n, inout [15:0] dq ); always @(posedge clk) begin if (!rst_n) begin // 初始化序列 end else begin // 读写状态机 end end endmodule ``` # 注意事项 1. 携带纸质版原理图(如USB Hub设计) 2. 准备问题HR: - "团队目前的技术挑战是什么" - "新产品研发周期是怎样的"
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