片上总线Wishbone 学习（四）接口信号定义

               

片上总线Wishbone 学习（四）接口信号定义

               所有的Wishbone接口信号都是高电平有效，设计成高电平有效的主要原因是由于低电平有效信号的书写问题，不同的设计者表达低电平有效信号的方式不同，拿最常见的低电平有效的复位信号来说，其表示方法就有_RST_I、N_RST_I、#RST_I和/RST_I，而高电平有效的信号其表达方式通常只有一种。 所有的Wishbone接口信号都以_I或者_O结束。_I表示输入，_O表示输出。（）表示该信号为总线信号，总线的宽度可以为1，也可以为大于1的任何值。 

信号分类

SYSCON模块信号

CLK_O：输出信号，系统时钟，作为MASTER和SLAVE的时钟输入：
RST_O： 输出复位信号，作为MASTER和SLAVE的复位输入，使得WISHBONE接口内部的状态机全部恢复到起始态。

MASTER和SLAVE的共有信号

CLK_I：输入信号，MASTER和SLAVE的时钟输入端，所有WISHBONE输出信号都在CLK-I的上升沿有效；
DAT_O()：数据输出信号，最大位宽为64位；
RST_I：输入信号，使得WISHBONE接口内部的状态机全部恢复到起始态；
TGD_I()：输入信号，数据标签类型；
TGD_O()：输出信号，数据标签类型；

MASTER端信号

ACK_I：输入信号，确认信号，当该信号有效时，表明一个总线周期结束；
ADR_O()：输出信号，地址输出；
CYC_O：周期输出信号，当该信号有效，表明进程中的总线是有效