ChuanjieZhu

PS：为了面试准备的，总结的比较粗糙。 1.实现D触发器逻辑//基本D触发器module D_EF(Q,D,CLK)input D,CLK;output Q;reg Q;                           //在always语句中被赋值的信号要声明为reg类型 寄存器定义always @ (posedge CLK)       begin Q ...

PS：为了面试准备的，总结的比较粗糙。真值表/卡诺图1.建立时间和保持时间Setup time， Tsu 建立时间 在时钟沿到来之前数据稳定不变的时间，如果建立的时间不满足，那么数据将不能在这个时钟上升沿被稳定的打入触发器Hold time， Th 保持时间 时钟沿到来之后数据稳定不变的时间，如果保持时间不满足，那么数据同样也不能被稳定的打入触发器Clock-to-Ou...

仿真工具：Vivado 2015.2一、无符号数1.高位溢出赋给一个位宽不够的数wire [3:0] a=4'b1111;//15wire [3:0] b=4'b0010;//2wire [3:0] c;assign c = a + b;//17=10001wire [3:0] a=4'b1111;wire [3:0] b=4'b0010;wire [2:0] c;assign c...