简单起用Makefile-优快云博客

本文链接：https://blog.youkuaiyun.com/u014070086/article/details/120189444

本文介绍了Makefile的基本结构和一个简单的C++项目编译示例。通过定义变量如cc、out、inc和src，Makefile能够自动化处理源文件的编译和链接，生成可执行文件。此外，还展示了如何设置清理目标clean，用于删除编译过程中产生的临时文件。整个过程涉及到Makefile中的依赖关系、规则和shell命令的使用。

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makefile 的基本表现形式：

target … : prerequisites …
        recipe
        …
        …

target通常是可执行文件名或目标文件名，也可以是要执行的操作的名称，例如clean。

prerequisites 是用作创建target的依赖文件。

recipe是 make 执行的命令，必须在每个recipe行的开头放置一个制表符Tab！

一个简单例子，用Makefile来描述C++程序的编译、链接和生成可执行程序：

cc = g++        # 用cc表示编译器
out = ta.out    # 用out表示生成的可执行文件ta.out
inc = $(shell find ./ -name "*.h")      # 用inc表示当前目录的所有头文件
src = $(shell find ./ -name "*.cpp")    # 用src表示当前目录的所有cpp文件
obj = $(src:%.cpp=%.o)    # 用obj表示所有cpp文件生成的object文件
                          # src:%.cpp=%.o，将src中所有的“.cpp”字符串替换为“.o”字符串

$(out): $(obj)    # $(out)表示引用变量out，其值为ta.out，同理$(obj)表示所有.o文件
    $(cc) -o $(out) $(obj)    # 等价于g++ -o ta.out *.o

%.o: %.cpp $(inc)    # %.o表示所有的.o文件，%.cpp表示所有的.cpp文件
    $(cc) -c $< -o $@    # 等价于g++ -c xxx.cpp -o xxx.o
                         # $<表示依赖关系中的第一项，%@表示当前语句的target

.PHONY: clean    # 无论是否存在名为clean的文件，“make clean”都会运行其命令
clean:
    rm -rf $(obj) $(out)

Makefile按照文件自上而下的执行顺序:

定义全局变量。编译生成一个C++可执行程序涉及编译器g++、目标文件*.o、源文件*.cpp和*.h，Makefile的头部会定义一些变量代表这些对象，这些变量更像是宏变量，通过$(变量名)来表示，比如这里的cc、out、inc、src、obj；
找到第一个target。这里是$(out)，依赖对象是对象文件$(obj)。
编译生成中间文件。文件中没有object文件，需要由g++ -c命令编译生成，所以会执行$(cc) -c $< -o $@命令。
make clean命令。这是一个独立的target，用于清理编译现场。

在表示这些对象的时候会用shell命令和Makefile自定义的语法，例如在表示头文件的时候用到了find命令和字符串替换语法src:%.cpp=%.o。

参考：

https://blog.youkuaiyun.com/zong596568821xp/article/details/81134406

https://www.gnu.org/software/make/manual/make.html