专注计算机体系结构

OverviewA computer’s main resources are memory and processors. On Intel computers, Dynamic Random Access Memory (DRAM) chips provide the memory, and one or more CPU chips expose logical processors.Syst

介绍cpuid就是一条读取CPU各种信息的一条指令，大概是从80486的某个版本开始就存在了。似乎是从80386开始，当CPU被RESET以 后，CPU会在EDX寄存器中返回一个32bits的CPU签名（Processor Identification Signature），但这时候CPU还没有CPUID这条指令，后来出现了这条指令后，软件无需以来CPU复位就可以读出这个CPU签名，同时还可以读 出

中断向量中断（interrupt）被定义为一个事件，该事件改变处理器执行的指令顺序，这样的事件与CPU芯片内外部硬件电路产生的电信号相对应。中断通常分为同步（synchronous）中断和异步（asynchronous）中断。同步中断指的是当指令执行时由CPU控制单元产生的，之所以称为同步，是因为只有在一条指令终止执行后CPU才会发出中断。异步中断是由其他硬件设备依照CPU时钟信号随机产生的。在In

欢迎使用Markdown编辑器写博客本Markdown编辑器使用StackEdit修改而来，用它写博客，将会带来全新的体验哦：Markdown和扩展Markdown简洁的语法代码块高亮图片链接和图片上传LaTex数学公式UML序列图和流程图离线写博客导入导出Markdown文件丰富的快捷键快捷键加粗 Ctrl + B 斜体 Ctrl + I 引用 Ctrl

预备知识1、Intel自Pentium开始引入超标量、乱序运行、大量的寄存器及寄存器重命名、多指令解码器、预测运行等特性；这些特性的原理是让CPU拥有大量资源，并可以预先运行及平行运行指令，以增加指令运行效率，可是在现实中这些资源经常闲置；为了有效利用这些资源，就干脆再增加一些资源来运行第二个线程，让这些闲置资源可运行另一个线程，而且CPU只要增加少数资源就可以模拟成两个线程运作。P4处理

处理器核设计技术及其量化分析基础一、重要性能参数计算Efficiency(性能)：Performance(执行)Execution Time = IC*CPI*CCTIC = instruction count 影响因素：OS overhead、compiler choice……CPI = cycles per instruction 影响因素：memory laten

传统结构CPU+北桥+南桥CPU主要体系结构的改变流水线 -》 指令级并行ILP -》 多核冯诺依曼结构：程序指令存储器和数据存储器合并在一起的存储结构。特点：CPU与内存分开，导致所谓的memory wall。哈佛结构：将程序和数据独立存储在不同的存储空间中，各自独立编制、独立访问，以减轻程序运行的访存瓶颈。哈佛结构本质上是一种并行体系结构。

FPGA：FPGA是Field Programmable Gate Array的简称，中文全称为现场可编程门阵列，它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了全定制电路的不足，又克服了原有可编程逻辑器件门电路数有限的缺点。 FPGA运用硬件描述语言（Verilog或VHDL）描述逻辑电路，可以利用逻辑综合和布局、布线工具软件，快速地烧录至FPGA上进行测试。人们可以根据需要，通

CPU主要包括运算器（ALU，Arithmetic and Logic Unit）和控制器（CU，Control Unit）两大部件。此外，还包括若干个寄存器和高速缓冲存储器及实现它们之间联系的数据、控制及状态的总线。从上面的叙述我们可以看出，CPU主要包含运算逻辑器件、寄存器部件以及控制部件等。运算器：为了完成运算。包括算术逻辑运算单元ALU(Arithmetic

MIPS R10000是为高性能而设计的，甚至对于那些大的、现实世界中的具有微弱存储一致性的应用都有高性能。MIPS R10000的特点:一.4路超标量RISC处理器：（1）每时钟周期取指和编码4条指令（2）在分支结果出现之前执行预测，拥有四项分支栈。（3）使用动态乱序执行技术。（4）用映射表完成寄存器的重命名。（5）实现指令有序提交和精确例外。二.

原文地址：MIPS的异常和中断，同其他体系结构，例如Intel的IA32架构下的中断/调用门/陷阱机制类似，其目的主要有三：一，提供一个合法地从用户态到内核态的切换通道，使得程序能够访问如CP0、KSeg等平时被保护的资源；二，处理一些非法的操作，如TLB Miss/Address Error等；三，处理外部和内部的中断。与IA32架构区别的是，所有的中断均来自0号Except

原文地址：http://www.kernelchina.org/node/277对于协处理器CP0的访问，需要使用特别的指令。这些指令属于“特权级指令”，只有在内核态(Kernel Mode)下才能执行。如果在用户态下，会引起一个异常(Exception)。对CP0的主要操作有以下的指令：mfc0 rt, rd 将CP0中的rd寄存器内容传输到rt通用寄存器；mtc0 rt,

原文地址：http://www.kernelchina.org/node/273BadVAddr: 错误的虚拟地址。实际上，这个寄存器仅限于出现TLB Miss和ADE (Address Error)两种异常的时候，才能用到。发生错误的虚拟地址会放在这个寄存器里。一般地，在设定TLB时，通常将0地址附近的一块，设定为无映射区域。这样，一旦编程时不慎访问了空指针(0地址)，或是空指针加上

原文地址：http://www.kernelchina.org/node/262     在MIPS体系结构中，最多支持4个协处理器(Co-Processor)。其中，协处理器CP0是体系结构中必须实现的。它起到控制CPU的作用。MMU、异常处理、乘除法等功能，都依赖于协处理器CP0来实现。它是MIPS的精髓之一，也是打开MIPS特权级模式的大门。　　MIPS的CP0包含32个寄存器。

原文地址：http://www.kernelchina.org/node/256     信息时代的世界，有着光鲜亮丽的外壳。Web2.0的时代，搜索引擎，SNS，流媒体...这绚丽多彩的一切，流光溢彩，仿佛云霓灿烂。　　剥去这光鲜的外壳，深入到底层的世界。内核，体系结构，编译器...完全是0和1组成的黑白世界，初涉之难免觉得味同嚼蜡。　　但是，正如单一的白光在三棱镜下，会绽放出七彩的

Copyright (C) 2006 xuhaibing : hxu@rmicorp.com(xhbdahai@126.com).This document is free; you can redistribute it and/or modify it under the term of the GNU General Public License as published by the

*** MIPS的异常基础 ***Copyright (C) 2006 xuhaibing : hxu@rmicorp.com(xhbdahai@126.com).This document is free; you can redistribute it and/or modify it under the term of the GNU General Public License