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xiaokongzi
这个作者很懒,什么都没留下…
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Vivado ip核综合失败,且无任何报错
vivado /综合失败原创 2022-10-19 18:59:11 · 3279 阅读 · 0 评论 -
xilinx开发时遇到的烧写与下载可执行文件出现的效果不一致的解决办法
项目开发中遇到一种情况:同一个bit文件下载和烧写到电路板后出现的效果不一致,这一般是时序约束不严格的原因。如果两个板子之间同时上电,且一个板子的输出是另一个板子的输入,可另第二块板子的输入延迟一段时间,保证第一块板子完成配置后,再执行第二块板子的配置。原创 2016-12-17 14:28:09 · 1850 阅读 · 0 评论 -
ds90cr286调试新得
ds90cr286是cameralink接收芯片,将5对差分信号转成28位数据信号和1位随路时钟信号。调试时,chipscope采集 不到rxclkout随路时钟信号伴随的数据信号,用示波器也采集不到rxclkout信号。经过分析研究、询问调试后发现,是硬件设计存在问题。ds90cr286的差分输入端要跨接电阻,而原设计没有接入电阻,飞线后,该芯片输出信号正常。该芯片不需要配置,只需要把p...原创 2018-11-30 13:18:48 · 4290 阅读 · 1 评论 -
ISE 功能仿真输出数据写到.txt文本文件,并由matlab读.txt文件
项目中遇到问题如下:ISE功能仿真正确,但是下载进硬件板子后,输出图像功能与预期不符,比如图像部分边缘与预期不符。这种大批量数据很难通过波形比对,除了可以查看ISIM的memory之外,把生成的数据写入到文本文件,然后由matlab读出。将matlab读出的图像数据文件与matlab算法仿真结果数据比对,就可以知道两者之间的差别,进而判断功能仿真是否正确。matlab读文本部分:m=574...原创 2019-01-02 16:54:34 · 3189 阅读 · 0 评论 -
FPGA功能仿真与下载入硬件后,效果不一致的原因分析
如果功能仿真正确,但是下载到FPGA后输出不正确,可考虑是否占用片内块ram过大,当块ram过大时,可能会导致FPGA布局布线不合理,使实际输出产生不可预期的错误,可以考虑合理使用块ram大小。...原创 2019-01-02 16:57:15 · 3344 阅读 · 1 评论