世界各处去跑马

问题描述：

问题描述：xilinx的时候，可以将define所在的文件，设置为global include，这样所有文件共享。但是在quartus没有这个选项。尝试解决：1. 我问了验证的同事，

1.参考文档：Intel Stratix 10 Power Management User Guide

http://www.elecfans.com/d/1308845.html今天看《vivado 从此开始》24讲，说为什么避免使用锁存器，因为会造成资源浪费同SLICE中一半的触发器被浪费掉了

1.如何使用non-project模式2.如何设置增量编译，增量编译需要什么预准备，增量编译怎么运行3.synth的 策略怎么设置4.no lc；ooc；dcp；impl的综合，增量编译的含义5. vivado的xsim工具

同事问的一个问题，虽然很想掐死他提这么杠的问题，但我还是记忆深刻。Flash如何检验坏块？FPGA如何检验坏块？FPGA出现bank没有用，是否可以从软件方面去规避？

亚稳态亚稳态的定义；亚稳态产生的原因；亚稳态的解决方法；知识准备setup time & hold time :为了保证捕获数据的稳定，我们规定了时钟沿前后，数据需要保持稳定的最小时间为 建立保持时间同步和异步亚稳态是什么当一个信号在规定的建立保持时间内没有稳定下来，那么这个信号作为输入的寄存器，输出信号可能会进入亚稳态。亚稳态中，寄存器输出在0和1中间震荡，也就是说，...

BUFG-UG472 P147系列器件拥有32个global clock lines；这些lines可以给整个器件所有时序资源提供时钟和控制信号。Global clock buffers 也就是BUFG，用以驱动global clock lines，且必须连接到global clock lines上。每个clock region可以支持12个global clock lines，每个glob...

作用域区别include 是把文件 粘贴到当前位置，作用域也仅限当前文件header 作用域是整个工程.f添加方式的区别include “xxx.v” 写在当前文件中，.f文件无需另外添加header文件用+incdir+./…/pathname/fpga添加方式的区别include “xxx.v” 写在当前文件中，.f文件无需另外添加header文件需要设置filety...

2016年5月8日 罗鹏春  Lesson18 内容提要：1 Flash Memory2 .sof文件 和 烧写到Flash的操作的区别3 flash文件的擦除4 spi的指令时序//-----------------------------------------正文-------------------------------------------1 flash

【西西学FPGA】Lesson 27 千兆以太网之rx_ctrl//----------Rx_Ctrl-------------------正式进入千兆以太网的学习 1 Rx_ctrl 接收端控制器：双沿接收 2 DDIO_in ip的使用 3 DDIO的原理【西西学FPGA】Lesson28 千兆以太网之CRC校验1 CRC的作用，原理，电路实现方式（之前

2016年6月6日1 24AA64 EEPROM2 A0 A1 A2 注定一条I2C总线上可以挂8个设备3 32-byte（页写）或者字节写4 数据只在scl低电平改变5 高电平数据改变被认为是起始位或者停止位6 总线空闲保持高电平7 开始位：scl为高的时候，从1到0（数据改变在800khz的上升沿）8 停止位：scl为高的时候，从0到1（数据改变在800khz的

FPGA管脚约束的意义管脚约束，在约束文件中设置管脚的电平标准，在管脚文件中设置上拉下拉并没有什么意义。管脚约束，需要配合相应的外部电路一起。管脚约束，相当于电路检查的文件。...

2016年5月28日1 对信号线有足够的了解，先确定信号线，跳转关系2 心理有波形2016.5.291 读写ram的控制条件2 Tx_end 的产生时间尤老师真的超级棒，我纠结了三个星期的题目，他一眼就看出来我哪里不对。也就这就是经验赋予他的智慧2016.6.1在儿童节终于把纠结了三个星期的作业做完了，以后再也不这么贸贸然写代码了，因为条件没有想清楚，所以后续修改的时候

解决办法：    Fifo 使用原语

odd parityeven parity参考路径：http://www.360doc.com/content/15/0729/23/9200790_488251152.shtml

CRC8的算法，LSB2MSB函数编写

现象：prj2中直接添加prj1中定义的FIFO ip；仿真prj2，fifo的输出为Z原因：prj2添加的只是FIFO的wrapper，并没有真实的功能。解决方法：在prj重新实例化一个FIFO的ip...

这个时候将ip文件夹下的sim 和simulation文件夹给到VCS就可以

ILA使用分两个方式，一个是加在代码里，一个加在网表里。参考文档UG908

【1213工作日志】ZYNQ的中断应用 /* * main.c * * Created on: 2018年12月3日 * Author: xizi.cheng *//* * main.c * * Created on: 2018年10月7日 * Author: xizi.cheng *//* * main.c * * Created ...

1 BCD_bin2 Bin_BCD作业：两位加法器总结：在设定状态转换的时候，要考虑初始状态，要考虑默认输入，要考虑跳转状态2 状态转换，数据输入的时候，最好要有相应的flag作为标识，也就是握手信号。

---------------------------------2016.4.10-----------------------------------------------------1 通过串口完成数据的发送,到屏幕显示2 fifo出现问题：1 当停止发送之后，再次发送程序是在原来已有的基础上写入。修改：长期不发送的时候，将写地址清零。判断长期不发送的条件是，rx维

--------------------------------------2016.4.9------------------------------------------------------课堂内容：VGA移动显示；module pic(        input wire sclk,        input wire s_rst_n,           

-----------------------------------------------作业二 代码-----------------------------------------------module white_blank(        input wire sclk,        input wire s_rst_n,                outp

---------------------------------------------2016.4.3更新--------------------------------------------------------------------Lesson 10 2016年4月3日 罗鹏春RAM+FPGA+PC 实现 精简帧功能要求：        55 55 55 55 5

-------------------------------------------------2016年3月31日 更新-------uart_tb--------------------------------------uart_tb的写作要点：1 defparam// 重定义模块内部参数2 $readmemh("num.txt",a);//系统函数3 task调用，4

1 keyboard2 多位加法器keyboard遇到的问题1 col在循环扫描，因此当有按键按下的时候，row应该有三个tq的高电平，一个tq的低电平，因此要合理选择后抖消除开始的条件2 前抖开始的条件，输入信号和输入缓存信号不相等3 后抖开始的条件，当col == col_tmp的时候，row == 1‘b1；4 col，row的缓存时间5 输出数字和输出数字有

Lesson 6 2016.3.12 罗鹏春、宾立武1 键盘矩阵2 矩阵键盘 移位显示3 加法器4 二进制转BCD码算法

Lesson 5 2016.3.12 罗鹏春1 数码管驱动2 两位数码管显示计数器3 “I_LOVE_FPGA”数码管移位显示4 消抖【备注】实验重新做一遍，tb重新写一遍，注意事项后续补充1 模块运用2 【西西小观点】消抖的意义：在key_in 为0 ,key_tmp 为1 的下一个周期，flag_neg就产生了，等到10ms以后，flag_neg翻转为0；然而这

第四讲 宾立武状态机top—downIP ram rom 调用实验：1 I_Love_You 字符检测2 Top—down 分模块设计：1个四分频，1个16分频 ，一个运算模块 以16分频的flag为触发信号，组成一个顶层3 状态机：一个状态机state_a模块 ，IDLE到 cnt_9 到 END                  IDLE无条件跳转至cn

FPGA 第三讲（上） 2016.3.5 罗鹏春1 奇偶分频（两个沿都计数）2 流水灯（位拼接）（左移丢数据，位拼接则循环）3 sclk，s_ rst_n 赋值写在一个initial里面4always 只对一个变量进行赋值5 状态机（摩尔，米利） 一段式，两段式，三段式  【自动售货机，用状态机来实现】6 .do文件的使用7 呼吸灯【作业】：“I_Love_

FPGA 16.2.28第二讲 Verilog语法（上）杨亮老师1 位宽 数据所需的二进制表示的位数；位宽不对时，赋值取低位；2 阻塞赋值：组合逻辑（=），结果需要等到两个输入都到达之后   非阻塞赋值：时序逻辑（3 D触发器，在cp的时候，qn+1=qn；4 tb的写法：   module 端口声明，端口赋值，模块实例化，endmodule5 initial：上电

Lesson 142016.4.16内容：rx+fifo+compute+tx要点：1 第一行 0-85 给fifo02 第二行 0-85 给fifo13 第三行 0-85 与fifo0 、fifo1 做计算，同时传给fifo1；4 第四行如上，且 fifo1 输入满85以后，再读取新的数字，同时将值给fifo0；5 fifo，同时读写，无需地址，在

------------------------------------遇到的问题： 数据读出时，一直在向上跑(解决) 数据读出时，数据在向斜上方跑 （解决） 原因，q输出的参数设置问题 图像显示阈值的设置在10-15左右（解决）sobel算法的问题 流水线和数据操作的方法（需要掌握） 多次写入的时候数据会发生偏移。（未解决）----------------------

Altium Designer流程1 画器件符号2 器件封装（制作库）3 画原理图4 PCBschematic library 器件库pcb library 封装库1 mil 0.0254mm1 mm = 39.37 milAD快捷键 ：E+F+C 跳转至中心spce 翻转ppv+F 中心全选 shift+ctr+v 等距

set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]

//======叨叨叨1.用的red hat 企业版的linux，装了vivado，不知道什么地方没设置好直接输入vivado不响应，只能通过GUI界面打开。服务器果然好用到飞起，编译一下超级快就结束了。2.公司电脑配置i5，4G内存，500G硬盘。仅作为办公使用。我试了一下装虚拟机，用虚拟机打开4g内存的ubuntu系统，然后电脑整个挂掉了。//======petalinux的安装

解决方法：