u011816009的博客

本文为日常随记，刚开始接触verilog语言，很多不清楚，仅作为日常记录查阅使用。（1）parameter是常量的声明，声明后可替代模块中相同的常量，一般用在常量较多的模块中，方便修改。parameter MAX = 10;x = MAX;y = MAX;z = MAX;（2）define作用于整个工程，而parameter只作用于本模块，一旦define指令被编译，则在整个编译过...

相信很多和我一样刚开始接触verilog语言的小白都会有这样的困惑，wire型变量和reg型变量到底有什么区别？什么情况下使用wire定义变量、什么情况下使用reg定义变量？下面就详细分析两者在使用中的区别。1.wire和reg的本质是什么wire的本质是一条没有逻辑的连线，也就是说输入时什么输出也就是什么。如果你把wire定义的变量用在有逻辑性的语句中就会出现综合错误：例如：在alway...