米联客(milianke)

本文在 AXI_DMA_LOOP环路测试架构的基础上，在 DATAFIFO端加入 FPGA代码，对 FIFO写，实现将PL端数据 通过 DMA发送给PS功能。本文实验目的：1:掌握编程PL代码，以AXI-Stream协议把数据通过DMA发送到PSDDR2:通过VITIS-SDK编程实现数据的接收3:通过VITIS-SDK观察PS内存中接收到的数据是否正确。

本文实验目的：1:通过前文的学习，把掌握的自定义AXI-LITE-SLAVE寄存器读写方法，用于引出扩展PL的IO2:通过VITIS-SDK实现对自定义IP中寄存器的读写访问，以此实现PL IO的控制。

本文实验目的：1:利用米联客自定一定 FDMA2.0/3.0 版本搭建 SOC 工程(最新发布的版本是 3.0)2:编写 FPGA 测试代码实现，PL 写入数据到 PS DDR 然后再读出 PS DDR 中的数据，对比是否正确。为了让 PS 的 DDR 可以运行，必须新建一个 vitis-sdk 工程，这个工程主要是为了初始化 PS DDR,我们可以简单 新建一个自带的hello 工程。

在前文的实验中我们详细介绍了FDMA的使用方法，以及使用了AXI-BRAM演示了FDMA的使用，现在我们已经掌握了FDMA的使用，本文我们继续使用FDMA实现对AXI-MIG的读写，以此读写DDR。由于FDMA的读写操作都是基于AXI总线，所以用户代码部分一致性也非常好，我们的状态机都不需要做修改，基本上只要把前文的BRAMIP换成MIGIP即可。本文实验目的：1:利用uiFDMA3.0提供的接口，编写DDR测试程序2:对MIG接口读写仿真

1:分析FDMA源码，掌握基于FDMA的APP接口实现AXI4-FULL总线接口的访问。2:掌握自定义总线接口封装方法3:自定义AXI-FULL-SlaveIP用于验证FDMA的工作情况。

基于FDMA可以完成很多数据读写存储类的应用，本文将展示通过FDMA读写AXI-BRAM 本文实验目的：1:掌握基于uiFDMA3.0的FPGA工程设计2:利用uiFDMA3.0提供的接口，编写BRAM测试程序3:对AXI-BRAM读写仿真和测试

本文实验目的：1:修改VIVADO产生的saxi-lite- gpio模板，增加GPIO的定义2:修改VIVADO产生的maxi-lite-gpio模板，增加对saxi-lite- gpio寄存器的读写操作。3:进一步掌握基于vivado实现的ip的封装

本文实验目的：1:掌握基于VIVADO工具产生AXI协议模板2:掌握通过VIVADO工具产生AXI-Stream代码3:掌握通过VIVADO封装AXI-Stream图形化IP4:通过仿真验证AXI-StreamIP的工作是否正常。

本文实验目的：1:掌握基于VIVADO工具产生AXI协议模板2:掌握通过VIVADO工具产生AXI-full-master代码3:理解AXI-full-master中自定义寄存器的地址分配4:掌握通过VIVADO封装AXI-full-slave图形化IP5:通过仿真验证AXI-full-master IP的工作是否正常。

本文实验目的：1:掌握基于VIVADO工具产生AXI协议模板2:掌握通过VIVADO工具产生AXI-full-slave代码3:理解AXI-full-slave中自定义寄存器的地址分配4:掌握通过VIVADO封装AXI-full-slave图形化IP5:通过仿真验证AXI-full-slave IP的工作是否正常。

本文实验目的：1:掌握基于VIVADO工具产生AXI协议模板2:掌握通过VIVADO工具产生AXI-lite-master代码3:理解AXI-lite-master中自定义寄存器的地址分配4:掌握通过VIVADO封装AXI-lite-master图形化IP5:通过仿真验证AXI-lite-master IP的工作是否正常。

本文实验目的：1:学习AXI总线协议包括AXI-FULL、AXI-Lite2:掌握基于VIVADO工具产生AXI协议模板3:掌握通过VIVADO工具产生AXI-lite-Slave代码，并且会修改寄存器4:理解AXI-lite-Slave中自定义寄存器的地址分配5:掌握通过VIVADO封装AXI-LITE-SLAVE图形化IP 6:通过仿真验证AXI-LITEIP的工作是否正常。