u011153192的博客

最近应导师要求在学习FPGA，看了一段时间代码，感觉云里雾里啊，按照树上的小例子搭建了几个仿真的小程序，感觉没什么成就感，然后就接触到了ip核的概念，觉得很强大，很方便。经过几天的努力（本人不是比较笨而是很笨）终于搞明白怎样用quartus ii+modelsim进行简单的ip核仿真了，在这里贴出来希望可以帮到需要的同学，也算给自己一个激励吧。modelsim作为第三方仿真工具具有非常强大的功

一般来说，用modelsim进行仿真分为两种。第一种直接用modelsim建立工程，加入.v文件，编写测试文件.vt，手动添加需要的库文件，比较麻烦；第二种借助第三方软件调用modelsim进行仿真，如用quartus ii调用。这种方法会导致在仿真的时候出现很多奇葩的问题，主要就是缺少库文件造成的。例如：# ** Error: (vsim-3033) C:/altera/test

刚接触FPGA的时候都是在Quartus平台上进行仿真，因此经常TestBench。但是没有真正形成好的编写习惯以及技巧，有时候因为TestBench'的错误还需要调试好久，因此总结了一下写下来防止以后出错。需要注意的是，对于FPGa仿真，使用波形输入产生激励是可以的，观察波形输出以验证测试结果也是可以的。波形也许是最直观的观察手段，但是绝不是唯一手段。TestBench的设计是多种多样的

一、PIO口赋值    在NIOS II中，给PIO口赋值有多种方法，下面依次介绍    1、利用给定的宏定义函数，函数原型如下： IOWR_ALTERA_AVALON_PIO_DATA(base, data)       其中，base是要访问的IO口的基地址，data是所要写入的数据   2、当我们跳入到上述函数的定义时，可以发现其定

Altera公司在Quartus II 11.0 之后推出了Qsys集成开发工具。在该版本还没有取消SOPC builder，不过取消了之前版本的快捷方式，取而代之的是Qsys快捷方式，具体在菜单Tool->SOPC builder启动。但是后续版本比如13.0就只有Qsys工具存在了。从开始流程上看，与之前的SOPC builder没有太大的区别，但是在实际开发中有很多的不同点，Qsys取代

在使用Qt ii进行FPGA开发的时候经常需要进行引脚分配工作，如果采用传统的方法不仅费时而且容易出错，以下使用新方法进行引脚的批量化分配以及管理，方便快捷，具有较强的可移植性。引脚分配方法1：直接分配点击Qt ii街面上的引脚分配快捷键或者在菜单栏选择Assignments/Pin Planner,在弹出的对话框下方即可进行引脚的分配，只需要在信号对应的一栏中Location一列分别双击

前段时间做了很多前期的工作，终于成功在板子上运行了自己的第一个FPGA工程，用一个10位的变量控制板载10位小灯按照二进制每次加一闪亮。周期是1S。下面将步骤以及遇到的问题贴出来给同样初学FPGA的同学一点参考。1，新建一个工程，名称叫做conuter_leds，选择存储路径，一班路径不要带空格，不要带中文字符，我的在C盘，选择相应的器件，其他默认设置就可以。2，新建一个Verilog

前几天终于拿到了盼（令）望（人）已（不）久（爽）的的DE1开发板，上电发现一切正常，7段数码管一遍一遍从0闪到F，LED指示灯也buing buling的亮着，顿觉肩头任务很重啊，果断从http://de1-soc.terasic.com下载了一大堆datasheet，usermanua，Demonstrations，然后按照给的步骤一步一步开始安装驱动，准备下载自己的第一个例程。附一张开发板的图

1，关于reg和wire    wire表示直通，即输入有变化，输出立即无条件变化（如与非门的简单连接），相当于物理连线，需要持续的驱动，用在连续赋值语句中。wire若无驱动器连接，其值为z    reg表示一定要有触发，输出才会反应输入变化，相当于存储单元保持最后一次赋的值，用在过程赋值语句中（initial，always），默认值为不定值x。    如果不指定为reg类型，默认为1