苍白的手漆黑的刀

vivado版本 2016.3计划写一个基于FPGA的视频处理系列,分为一下几个部分 1.总体架构介绍 2.视频输入 3.视频处理(视频编码) 4.视频传输(UDP) 5.视频处理(视频解码) 6.视频输出 7.总结与思考Markdown和扩展Markdown简洁的语法代码块高亮图片链接和图片上传LaTex数学公式UML序列图和流程图离线写博客导入导出Mark...

最近还是在做一个视频编解码的项目,30HZ的视频在编码输出后只有15HZ了，丢了一半的数据,今天在video to stream后加了一级axi stream fifo做缓存,输出就正常了。 自己经验还是太少,或者说缺少一种直觉,还是要多多思考啊。FIFO就是把数据作为缓存,比如源头输入1帧画面要1个时间单位而后一级的模块处理一帧要1.2个时间单位,如果要数据能够流起来且不丢帧的话,中间肯定要有一

在调用vivado自带的Simulator仿真,竟然闪退,也没什么log文件说明问题,搞了好久,都想重装系统了,,最后发现是自己的fifo IP有问题,例化IP时有一堆文件,得全部留着 这个是完整的fifo IP文件 这个是我自己的IP文件夹中的文件，重新再弄个完整的IP文件就可以仿真了。。。

最近做h264的压缩和解压要用到这两个IP,于是联合起来仿真一下,碰到一些配置问题,仿真时间有点慢,搞得很郁闷,以后加上h264和ddr3核后,不知道得要多久了。。。 首先是video in to axi_stream,搭配vtc的检测器,后输出流数据,检测器就使用vs，hs，和de,不用hblank和vblank,于是仿真的时候我就直接没连信号,modelsim中是x类型,搞了好久,才

软件:xilinx vivado 2016.3还是最近在一直调试的adv7511和adv7611,碰到蛮多乱七八糟的问题,但最后还是驱动起来了。数据流就是主机数据经过adv7611后通过FPGA转接到adv7511再驱动另一块显示器。在FPGA中暂时就只是转接一下,之后的计划是在FPGA中做一些数据处理后再通过7511发送出去。记录一下过程中碰到的坑。。。iic的三态，要写在最顶层。不像alte

verilog 实现IIC协议 算是一个简单的IP核,本来是挂在AXI总线上,可以通过microblaze对其进行配置。最近在弄ADV7511,用到IIC来配置它.直接上代码： `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////////

前几天一直在调自己写的AXI总线IIC IP核,本想着很简单的东西,硬是搞了好几天。主要是不太熟悉vivado的开发,具体就是三态的问题！！三态要放在最顶层的.v文件中,我的就是封装在IP里面,然后调试好久,打开综合后的文件才发现一直就是个OBUF,根本不是三态。建立了个新工程后调用了原装的AXI IIC后发现就是在最顶层中把信号接入IOBUF中,虽然不知道这样是什么原理,但想他这样写肯定有他的道理

Vivado 版本 2016.3 之前觉得控制个LED很简单,但实现起来不是很顺利,简单Mark一记。 例化microblaze,led IP 核，自动连接，自动生成的时钟是差分对,可以直接双击clock IP把差分改为单端,之前碰到这个问题然后上网搜素后,发现好多答案都是在文件中修改代码。。 完成后,增加约束,

基于FPGA的CAN总线控制器(支持CANFD) CANFD协议与之前的CAN协议相比：可变速率,CAN协议最高1Mbps,CANFD最高20Mbps以上(目前没关注了)数据段最高可以有64个字节CRC段的校验根据数据段的字节数选择CRC17或CRC21最主要的差别就是以上3点，其余某些位的变化得看具体的CAN总线协议了。 前段时间在公司做了一个CAN控制器IP，支持CA

昨天刚面完，趁着新鲜，赶紧发上来，攒点

`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2018/12/20 22:56:56// Design Name:// Module Name: ...