IT荻的博客

TOOLS->MEGA WIZARD->CREATE NEW MEGA FUNCTION-> 右邊 設定OUTPUT FILE ->左邊 選DIVIDE_LPM 或 ALTFP_DIV 然後設定參數, 就可以了这里有很多ip核都可以调用，比较方便。节省了大量的时间和资源。以下是 DIVIDE_LPM 範例 8BIT/8BIT 結果// synopsys translate_off`timesca

原文链接：http://www.cnblogs.com/capark/p/4121369.html先记下来： 1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该

用Verilog通过DDS合成正弦波信号主要原理： DDS：直接数字合成，正弦波0-2pi周期内，相位到幅度是一一对应的。首先需要的将正弦波查询表存储起来，然后在时钟下，通过相位累加模块和地址查询模块实现正弦波信号。正弦波查询表：存储的是量化的正弦波在一个周期的幅度信息（幅度的“地址”也蕴含相位）。幅度的地址数目决定了相位量化的误差。而存储每一个幅度的比特数决定了幅度的量化误差。可以通

转载自小一休哥的文章：http://blog.youkuaiyun.com/qq_39210023/article/details/77456031目前，学习与开发FPGA的程序员们大多使用的是Verilog HDL语言（以下简称为Verilog），关于Verilog的诸多优点一休哥就不多介绍了，在此，我们将重点放在Verilog的运算操作上。 我们都知道，在Verilog中，运算一般分为逻辑运算（与或非等）与

参考总结自Verilog那些事。。。 转摘自：http://blog.chinaaet.com/lincoding/p/5100050055/* 单个for循环 */ ` for ( i=0; i<10; i++ ){Act++;}//1、时序实现case ( i )0: begin if ( x == C1 ) begin

转摘自：http://www.openhw.org/module/forum/thread-597076-1-1.html之前查资料查到的，就收藏了，挺不错的，推荐一下 —————————————————————————————————— verilog语法学习心得1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成

在经历了用最简单的算法用matlab仿真出DTMF信号之后，需要在Quartus2开发环境，在FPGA平台上面写verilog语言来生成信号。特此我参考了一些案例并且用DDS思路来理顺。整体的逻辑很重要，首先，我们要知道DTMF信号是由两个频率结合产生的，那么我们在电话上手机上拨号的时候，拨号后的服务器就要知道什么时候我们拨了什么号码，拨了多少个号码，拨号结束之后就要生成具体的两个频率的正弦信号相叠