小李李的专栏

什么是过程赋值语句：位于过程块中的赋值语句称之为过程赋值语句，过程语句只能对寄存器类的量进行赋值。左端必须是寄存器类的变量（reg，integer，real，time）对于多位宽的寄存器变量（矢量），还可以只对其中的某一位或某几位进行赋值。对于存储器类，则只能通过选定的地址单位，对某个字进行赋值。还可以将前述各类变量用连接符拼接起来，构成一个整体作为过程赋值的左端。过程赋值语句的右端可以是由各种运算符和操作数构成的任何有效表达式。对各种形式寄存器变量进行过程赋值的例子：reg_a=8'b10110

1 IOB为了保证FPGA输入输出接口的时序，一般会要求将输入管脚首先打一拍再使用，输出接口也要打一拍再输出FPGA。将信号打一拍的方法是将信号通过一次寄存器，而且必须在IOB里面的寄存器中打一拍。因为，从FPGA的PAD到IOB里面的寄存器是有专用布线资源的，而到内部其他寄存器没有专用的布线资源。使用IOB里面的寄存器可以保证每次实现的结果都一样，使用内部其他寄存器就无法保证每次用的都是同一个寄存器且采用同样的布线。同时，为了使用输入输出延迟功能（Input / Output delay），也必须要求信

其实生成.mcs文件非常简单，但是只是对有经验的设计者而言。对于新手，生成一个.MCS文件可能就会遇到各种各样的问题。下面就简单的介绍一下如何生成.MCS文件。这里介绍两种种方法。第一种是使用GUI，也就是用鼠标点来点去就可以。另外一种就是用tcl命令。第一种。第一步：首先生成比特流文件。假设生成的比特文件名字是 led.bit。第二步：选择工具栏的“Tools"—>"Generat...

实现时出现如下错误：[Chipscope 16-302] Could not generate core for dbg_hub. Aborting IP Generation operaion. The current Vivado temporary directory path, ‘E:/E-drive-143921/3601/verilog/V2019d2_3601T3d0_KU_V1_...

发现综合后一个模块一直被优化掉，学习了ug901文档，有相关的描述：DONT_TOUCH Verilog Examples信号上防止被优化Verilog Wire Example(* dont_touch = “yes” *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;模块上防止被优化Ve...