Open-C906 RTL仿真环境搭建

2021云栖大会上,阿里云宣布平头哥开源玄铁RISC-V系列处理器及其工具与系统软件,包括四款量产处理器和多操作系统支持。开发者可获取源代码进行EDA协同开发。

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10 月 19 日,2021 云栖大会现场,阿里云智能总裁张建锋宣布,平头哥开源玄铁 RISC-V 系列处理器,并开放系列工具及系统软件。此次开源的 OpenXuantie 系列 RISC-V 处理器,包括玄铁 E902、E906、C906、C910 等 4 款量产处理器,以及基于 OpenXuantie 的多操作系统(AliOS、FreeRTOS、RT-Thread、Linux、Android 等)的全栈软件及工具。开发者可通过平头哥的 Github 和芯片开放社区(Open Chip Community)下载玄铁处理器相关的源代码,在此基础上实现开源 EDA 协同,创新硬件架构,丰富软件应用生态。玄铁 RISC-V 系列处理器使用业界广泛使用的 Verilog 开发语言,在产品化能力和技术成熟度上表现卓越,经过多年的市场检验和日趋完善的软件及工具开发,具备软硬件一体的全栈能力。此系列芯片覆盖从低功耗到高性能的各类场景,支持 AliOS、FreeRTOS、RT-Thread、Linux、Android 等操作系统,并已成功应用于微控制器、工业控制、智能家电、智能电网、图像处理、人工智能、多媒体和汽车电子等领域。不久前,玄铁 910 全球首次实现兼容安卓,极大拓展了 RISC-V 架构面向开放生态的想象力。

开源仓库地址:

https://github.com/T-head-Semi

综合工具是用iverilog,仿真使用gtkwave和,有时间玩儿一下仿真。

T-Head 开源RISCV处理器OpenC906仿真_papaofdoudou的博客-优快云博客


结束!

### Vivado 中的行为级仿真概述 Vivado 是 Xilinx 提供的一款综合开发工具,支持 FPGA 的设计、验证和实现过程。行为级仿真是一种在 RTL 编码之前对算法模型进行功能测试的技术,主要用于验证设计的功能逻辑是否满足需求。 以下是关于 Vivado 行为级仿真的方法以及常见问题的解决方案: #### 1. 创建项目并配置仿真环境 在 Vivado 中创建一个新的工程时,可以选择RTL Project或者Simulation Only模式[^1]。对于行为级仿真来说,推荐选择 Simulation Only 模式以减少不必要的硬件约束加载时间。 通过手动编写 Testbench 文件来驱动输入信号,并观察输出响应情况完成整个流程设置工作。 #### 2. 避免依赖 IP 核 为了简化仿真环境搭建过程,建议尽可能不引入任何来自 Vivado 自带库内的预定义模块 (即所谓的 "IP Core") 。因为这些组件往往携带额外复杂度,可能增加调试难度的同时还会影响运行效率。 #### 3. 使用 Verilog/SystemVerilog 或 VHDL 进行描述 可以采用高级抽象语言如 SystemC 来构建初始版本的设计;但在大多数情况下更常用的是标准 HDLs —— 即 Verilog 和 VHDL ,它们允许设计师们利用简单的语法结构表达复杂的电路关系。 #### 4. 覆盖率分析的重要性 执行覆盖率统计有助于评估当前测试集覆盖了多少目标代码路径。这一步骤非常重要因为它能帮助识别潜在未测部分从而提高最终产品质量。 ```tcl # Example Tcl Script to Launch Behavioral Simulation in Vivado set_param project.singleFileAddWarning.threshold 0 open_project my_design.xpr launch_simulation -mode behavioral run all coverage save results.ucdb quit ``` 上述脚本展示了如何启动一个基本的行为模拟会话并通过命令行操作保存覆盖率数据文件(results.ucdb)用于后续处理。 ---
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