UVM：5.2.2 参数phase 的必要性

最新推荐文章于 2024-05-02 15:54:06 发布
最新推荐文章于 2024-05-02 15:54:06 发布
阅读量625 收藏
点赞数
CC 4.0 BY-SA版权
分类专栏： UVM
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/tingtang13/article/details/46519095
本文介绍了一种在软件开发过程中，在不同任务阶段（如main_phase和functionphase）进行异议提出和撤销的方法。通常推荐在主要的任务阶段进行这些操作，但在某些情况下，函数阶段也可能涉及此类流程。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.便于在任何component 的main_phase 中都能raise_objection，必须通过 phase.raise_objection完成。

2.build_phase 等function phase也可以提起和撤销objection：



不报错，但一般使用在main_phase 等task phase，而不是 function phase。

【UVM实战】第五章：UVM验证平台的运行（2）objection机制
悟已往之不谏 知来者之可追
02-24 928
UVM 的 objection 机制~
UVM phase机制（三）objection机制
liuwei848的博客
12-30 7120
在上一篇博客UVM phase机制（二）中，我们有介绍到run_phase以及12个run_time_phase是如何运转起来的，但是留了一个小问题就是objection，想要run必须raise_objection，要想结束run必须drop_objection。下面我们详细分析一下为什么会这样 在运行到run_node的时候，是这样一个执行结构， fork fork ...
UVM phase机制中各个phase function/task 的参数列表(uvm_phase phase)怎么理解?
ICLC的博客
09-15 901
敲代码过程中,发现自己不是很理解这个参数列表,部分人建议直接记住就好.但是其实《UVM实战卷I》有过相关讲解(在5.2.2参数phase的必要性,需要结合5.2.1来看).但是当时看完之后没感觉,也觉得不难理解,但是事实证明还是忘了.坑就是这样必须自己踩,才会学到东西. 回归主题,《UVM实战卷I》作者通过5.2.1铺垫objection机制,引出phase这个句柄的必要性,即你要用objection,就要phase.raise/drop_objection,所以没这个句柄...
UVM：5.2.1 objection 与task phase
06-16 760
1.进入到某一phase 时，UVM 会收集此phase 所有的objection，并且实时监测所有objection 是否已经被撤销，如果都撤销，就关闭此phase，进入下一个phase。所有phase 执行完毕后，调用$finish 关闭验证平台。 2.如果此phase 没有rise 任何objection，直接跳到下一个phase。 3.只有driver rise obj
芯片验证 | UVM的objection机制
最新发布
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
05-02 1660
了解完phase机制后，发现这不了解objection极其不合适，于是好吧好吧，再学习一点。
UVM之raise/drop objection
zilan23的博客
04-15 2528
UVM中，component的task phase是消耗仿真时间的，各个components需要在不同层次的task phase中同步信息。 UVM中通过objection mechanism来控制phase的执行，通过raise or drop objection来决定phase中事件的开始和停止。 当程序根据phase执行顺序，进入到某一个phase中时，它会收集此phase提...
数字IC笔试题6
SsyPuKoo的博客
04-28 6533
题目多为网上转载整理，感谢各位前辈大牛，解答有自己所思，亦有整理而来。
零基础学UVM：C_Model从入门到高级应用的进阶之路
本文全面概述了UVM（Universal Verification Methodology，统一验证方法学）的基础知识，并详细介绍了如何构建一个高效的UVM测试平台。文章第二章深入解析了UVM的核心测试组件，包括代理、序列、驱动等，并讨论了...
NC-Verilog + UVM：打造下一代验证框架的黄金组合
首先，介绍NC-Verilog与UVM的基础概念及其基本组件，然后深入分析NC-Verilog的语法特性和调试技术，以及如何在验证中集成NC-Verilog与UVM。接着，本文阐述了面向对象编程在UVM中的高级应用，包括并行化与分布式仿真...
UVM关系更新：SystemVerilog 2023的兼容性与策略分析
![UVM关系更新：SystemVerilog 2023的兼容性与策略分析...通过分析SystemVerilog的演化、UVM与SystemVerilog关系的演变以及在UVM中的实践应用，本文展示了如何通过代码级集成和优化UVM测试用例来提升设计验证的效率和性
芯片漫游指南（1）-- UVM世界观
qq_44943193的博客
12-02 1650
UVM的工厂机制，核心基类，phase机制，config机制，消息管理
UVM验证平台phase机制
wutaotaotaotaoaa的博客
03-24 3784
简要概括uvm的phase机制知识点，适用于知识点复习以及梳理
UVM如何debug objection
W1Z1Q的专栏
09-18 3749
与phase的调试一样，UVM同样提供了命令行参数来进行objection的调试：
uvm基础（3）phase机制-深入分析phase机制的原因
sodaic的博客
06-10 2273
引入phase机制的原因 我们虽然可以通过new函数来实现对象例化，但是new函数无法保证验证环境在实现层次化时保证例化的先后关系，以及各个组件例化后的连接。因此uvm引入了phase机制。 phase执行机制 phase按是否消耗仿真时间，分为俩大类，一类是function phase，如build_phase,connect_phase这些不消耗时间在零时刻就可以完成。另一类是task phase，如run_phase。这类是消耗仿真时间的。 phase的执行顺序 build_phase是自上而下执行的
UVM中启动sequence的方法
W1Z1Q的专栏
09-16 7915
UVM中启动sequence的方式有两种方式，分别为手工启动和自动启动。
UVM世界观之九：config机制（上）
TroubleMaker
08-22 2168
本文转自：http://www.eetop.cn/blog/html/28/1561828-2331504.html 在验证环境的创建过程build phase中，除了组件的实例化过程，配置阶段也是必不可少的。为了验证环境的复用性，通过外部的参数配置，使得环境在创建的时候可以根据参数的不同来选择创建的组件、组件的实例个数、组件之间的连接以及组件的运行模式等等。在更细致的环境调节（environm...
UVM世界观之十一：消息管理（上）
TroubleMaker
08-22 2430
本文转自：http://www.eetop.cn/blog/html/28/1561828-2331507.html 我们已经在SV部分的《测试环境的报告规范》中提出了关于一个好的验证系统应该具有的消息管理特性，它们分别是： 通过一种标准化的方式打印信息 过滤（重要级别）信息 打印通道 而这些特性在UVM中均有支持。UVM提供了一系列丰富的类和方法来生成和过滤消息。接下来，本节分别就基本的...
UVM：6.3.5 pre_do,mid_do 与post_do
06-17 1700
1.uvm_do 封装了一系列接口，封装越多，灵活性越差。所以增加了三个接口：pre_do，mid_do 与post_do 任务。 2.pre_do 是start_item 返回前执行的组后一行代码，之后才对transaction 随机化。 3.mid_do 位于finish_item最开始；post_do位于finish_item 最后一行。大致顺序： 4.示例： 1）p
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值