2、Verilog编码技巧与同步设计实践

Verilog编码技巧与同步设计实践

1. 避免使用Disable指令

Disable指令如同BASIC语言中的goto指令一样，会带来诸多问题，应尽量避免使用。以下是不使用Disable指令的原因：
- 产生“意大利面条代码” ：模块之间的交织方式不明显，模块难以提取和复用。
- 控制转移不明确 ：代码中控制转移的逻辑不清晰，增加理解和调试的难度。

下面通过几个例子展示如何避免使用Disable指令：
- 示例1 ：
- 使用Disable指令 ：

begin: block_name
    ...
    if (a == 0)
        disable block_name;
    // the rest of the code
    ...
end
// end of named block
// continue with code following named block
...

- **不使用Disable指令**：

begin: block_name
    ...
    if (a != 0) begin
        // the rest of the code
        ...
    end
end
// end of named